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EDA/IP  

為什麼需要像現有數位設計一樣的類比設計流程?

上網時間: 2008年02月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:類比設計流程  再使用  投片 

類比/混合訊號設計師現在需要‘一次就做對’的設計方法。為何這個早有耳聞的呼聲這次變得這麼迫切且真實呢?畢竟,我們以前就聽過EDA產業專家和用戶提出過這些要求。

在過去18個月中,可攜式(和更智慧型的)手機、GPS系統和多媒體設備正呈現爆炸式成長,並為電子元件供應商帶來了巨大的發展潛力。但隨著市場機會的增加,同樣也為他們帶來了更大的壓力,迫使他們必須要比以前更快地提供高性能、低功率和可靠的解決方案,同時設計尺寸卻越來越小。

這種新的類比/混合訊號設計所面臨的挑戰包括越來越短的開發週期、越來越高的價格壓力、更先進的代工製程(可以大量產更低成本的晶片)、劇增的前端開發成本,以及對‘一次就做對’設計方法的迫切需要。

正因為如此,半導體公司們被迫在單晶片上整合更多的技術,導致出錯率出現的可能性比以往更高。人們最關心的是為了獲得值得生產的產品所面對的多次投片風險,以及如何開發一項設計使每片晶圓可生產夠多合乎良率的元件,以平衡對於更先進幾何製程的投資。

基於上述原因,半導體公司們正面臨著開發類比/混合訊號‘一次就做對’方法的挑戰。類比設計對溫度、噪音和製程等變化特別敏感,甚至比數位設計更為明顯。因此,這些類比設計必須針對各種參數變化進行完全地驗證,然後再經過模組級表徵化後於SoC環境中加以分析。

目前,開發測試平台、表徵設計並將設計發放到代工廠的工作是由設計團隊負責的。在大多數情況下,設計師各自設計不同的模組,並決定執行哪些分析、測試哪些參數以及何時宣佈設計可以被整合。設計團隊之間很少共享IP。由於在類比設計流程中缺乏在各階段檢查一致性的標準流程,因此幾乎沒有設計IP可被再使用

類比設計師決定應該遵循哪些參數,但在投片前的最後幾天內,他們沒有時間再重新執行所有的分析。因此,只能由工程師決定應該執行哪些子集測試。

從設計師的觀點來看,執行這些任務的工具幾乎沒有變化。在非常特殊的情況下,新的SPICE模擬器的執行速度可能比傳統工具快3倍、5倍甚至10倍。不過,一般來說,它們在使用上有一定的針對性,整體的模擬時間並未顯著地縮短。總之,能讓設計師顯著提高效率的新工具目前還未能普及。

那麼,新的類比設計流程應該是什麼樣的呢?

一種統一的類比/混合訊號設計方法該如何協助目前的類比設計師呢?首先也是最重要的是,他們需要一個基於圖形用戶介面的類比/混合訊號設計驗證流程。在某些情況下,許多公司親自開發這些驗證流程,他們透過編譯標準腳本對投片前的設計進行徹底測試。但是,由於他們採用的是現有的測試平台技術和模擬技術,他們便注定要失敗,因為這樣做將導致無法克服的投片進度延遲。

也許最重要的是,這種統一的類比方法必須利用資深工程師的經驗,才能製作出有效和高效的測試套件,且能被任何設計這些模組的人使用。也就是說,要掌握公司的現有類比專業知識,以便在結構化的、且更正式的方法中加以再利用。這種新的統一類比技術必須認識到,在設計模式中,各種極端變化情況必須在最高效的模擬器上執行,並自動將不同的分析類型應用於適當的引擎,並深刻理解在投片前的最後幾天中,必須在分析子集發放到代工廠前先加以執行。事實上,目前是由個別設計師控制著這個一致性步驟。今後我們必須用工具來監視和確保這一任務的完成。

類比設計師可從中受益,因為這種方法可透過產生更多複雜的激勵訊號、增加每次模擬的價值,因而提高模擬器的效率,同時減少對設計任何部份變化進行測試所需的實際模擬次數。如果新的類比方法採用圖形用戶介面,類比設計師就可以分析並瀏覽複雜的設計與行為問題。

當然,這種類比設計方法必須包含資料管理和管理監督/審查功能。特別是這種統一類比方法應該有組織地管理所有資料,能夠產生可支援所有設計測試環境特徵和結果的文件,並允許工程管理者針對其設計分別決定正確的模擬器、波形瀏覽器和代工製程。

這種方法應採用強大的除錯環境對測試平台進行全面的資格認證,並在推出待測設備(DUT)(包括標準實驗室測試設備的介面)之前進行分析。標準實驗室測試設備可以用來分析矽晶片行為,並將類比結果關聯到實際探測所得數據,同時利用這些資訊來改進標準的一致性測試套件。計劃設計管理者需要一種機制,以便透過觀察分析執行狀態和成功/失敗的結果來觀察所有設計進程。同樣地,這些計劃設計管理者還希望能採用一種設計再使用的方法,快速地修改現有規格並執行指定的測試子集,以驗證現有設計可再使用的適用性。

作者:Nelson Seiden

   行銷與業務發展部副總裁

   Knowlent公司




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