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採用真正的DFM意識方案確保65nm設計成功

上網時間: 2008年03月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:實體變異  可製造性設計  DFM 

隨著晶片關鍵結構尺度的微縮,晶片上發生的相同絕對實體變異將導致相對大的電氣變異,因此,65nm及更細微技術節點的可製造性設計(DFM)正變得越來越關鍵。

在65nm及以下節點,微影效應成為製造變異的最大因素。圖1代表了晶片中心的一個閘。圖1中左邊是由GDSII表述之該邏輯閘的幾何形狀輪廓,其中紅色輪廓線代表矽擴散區,而四個綠色矩形反映的是伴隨單個電晶體的多晶矽閘區。右上角的黃色箭頭表示的是一個電晶體通道的寬度和長度(通道是實際上被閘覆蓋的矽空間)。

問題是矽晶片上的結構目前小於用來產生這些結構的光波長。若一個結構根據微影圖形被複製在光罩上,則隨著新技術節點的微縮其特徵尺寸越來越小,因而導致出現在矽晶片上的圖形形狀與理想形狀的差異越來越大。

在傳統設計流程中,目前解決該問題的方法是用諸如光學近接修正(OPC)及相移光罩(PSM)等各種解析度增強技術(RET)對GDSII檔案進行後處理。例如,實體設計工具透過強化現有特徵或增加新特徵(稱為次解析度輔助特性,SRAF)的方法來修改GDSII檔案,以獲得更好的印刷特性。它意味著,若工具預計印刷過程會產生某種失真,則工具將自動增加反方向失真,以使兩種失真相互抵銷。問題在於,設計中的每個結構都受臨近結構的影響。這意味著若GDSII檔案產生了兩個幾何形狀並在光罩時相互隔絕,則這兩個形狀將以某種方式被印刷。但若使同樣這兩個形狀相互靠得很近,則兩個形狀間的相互干擾通常會以非直觀方式改變這兩個形狀。這些干擾的結果將導致時序、雜訊和功耗變異並最終影響良率。

圖1:真正的可製造性設計需要包含絕對實體變異。
圖1:真正的可製造性設計需要包含絕對實體變異。

製造和良率問題可大致分為四類:災難性、參數型、系統類(特性決定)和統計類(隨機)。災難性問題意指使晶片徹底報廢的問題,如過孔丟失。發生參數型問題的晶片其功能仍完好,但無法達到指定標準,如:一款500MHz元件現只可執行在300MHz,或設計功耗本來是5W,但實際上達到8W。災難性和參數型問題的出處均可進一步分為系統效應和統計事件。

真正的DFM意識(DFM-aware)方案必須要能應對全部這些問題,也就是說,它意味著在實現、分析、最佳化和驗證等過程中要能對全部系統和統計效應建模。

實現可接受性能和良率的途徑,是使包括單元表徵、IC實現、分析、最佳化和簽核(sign-off)在內的整個設計流程中,所有的環節都能兼顧DFM訴求。在這樣一個流程中,可在最恰當的時機同時最有效地理解並解決製造性問題;它在設計和製造這兩個環節間設立起更緊密聯繫,這樣,設計內容被送給下游製造,而生產資料又反饋給上游設計。

設計工具(特別是實現、分析和最佳化引擎)傳統上是基於規則的。也就是說,將一套規則提供給這些工具,這些工具根據規則對設計進行分析和修改以確保不違背規則。但在目前的超深次微米技術中,這些規則不再反映製造流程的基礎物理機制。即使設計工具盡職盡責地遵循代工廠提交的全部這些規則,得到的晶片仍可能存在參數型(甚至災難性)問題。

為解決這些問題,工具必須採用基於模型的技術。這意味著工具必須依照晶片實際被製造的樣子建模。例如,在微影模擬中,工具將依據光通過光罩及任一透鏡的方式、以及光與矽晶片表面上化學物的反應方式、再加上它是如何產生最終結構等諸多因素來建模。

圖2:當被用於這兩個時序PDF曲線時,DFM意識SSTA必須解讀感應性和關鍵性。
圖2:當被用於這兩個時序PDF曲線時,DFM意識SSTA必須解讀感應性和關鍵性。

一個真正的DFM意識設計環境始於DFM意識表徵。它涉及了將與標準單元庫相關的全部檔案與PDK(製程設計套件)、DFM資料和代工廠提供的模型進行通盤考慮,然後在時序、功耗、雜訊和良率背景下,針對製程變異和微影效應產生統計概率密度函數(PDF)。作為這一流程的一部份,還為下游工具自動擷取及/或產生各種技術規則。

真正的DFM意識表徵環境還能為個別單元提供良率評分,在評分過程中,它將化學機械研磨(CMP)效應考慮在內,並利用諸如關鍵區域分析(CAA)等技術解讀隨機微粒缺損。此舉允許模型表徵流程同時提供敏感性和堅固性度量,隨後,實現、分析和最佳化等引擎將可利用該度量。例如,透過瞭解每個單元的延遲或漏電敏感性等參數,工具將可透過規避這些單元最佳化關鍵時序路徑或修改其位置,以將這種敏感性降至最低。

傳統合成引擎根據元件庫內不同單元的時序、區域和功率參數,並結合設計師提交的設計規約來執行選擇和最佳化。在DFM意識環境,合成引擎將每個單元的雜訊和良率特徵、構成元件庫的單元變異特徵(製程和微影),以及這些特徵是如何影響每個單元的時序、功耗、雜訊和良率等諸多因素均考量在內。

就該流程的實體設計部份看,如前所述,設計中的每個結構受其周邊環境的影響,將展現在臨近結構以非直觀方式造成的干擾。這就要求佈局工具能感知微影,並注意到下游製造RET工具的限制和需求。

類似地,佈線引擎中的嵌入式微影模擬能力,也能讓它確定必須避免的模式,以及支援它必須修改佈局以規避下游RET無法處理之微影焦點所處的位置。微影感知佈局和佈線的結合有助於把對後佈局RET的需求減至最小,並增加了任何所需RET的效率。

真正的DFM意識設計環境必須支援對時序、功耗、雜訊和良率結果的分析和最佳化。首先考慮時序,諸如線段、過孔和單元(邏輯閘)等每個元素都在晶片中形成通路,每條通路都有其相應的延遲。這些延遲是製程、電壓和溫度(PVT)的函數。傳統的設計環境一直基於諸如靜態時序分析(STA)這類最壞情況分析引擎。STA為不同路徑假設最壞情況延遲。例如STA假設:形成特定路徑的全部延遲不是最長就是最短,當然這種假設既不實際又很悲觀。為解決這些問題,DFM意識設計環境必須採用基於統計的方法,如統計靜態時序分析器(SSTA)。

DFM意識設計環境的關鍵之一,在於若沒有相應的DFM意識最佳化能力,則DFM意識分析的用處將大打折扣。例如,為執行變異意識時序最佳化,DFM意識SSTA引擎必須要能解讀感應性和關鍵性。

在傳統STA中,越是關鍵路徑對電路延遲的影響就越大;即:具有最大暫存器傳輸延遲的路徑最關鍵。而在DFM意識SSTA中,最關鍵路徑是最有可能對電路延遲影響最大的路徑。有鑒於此,DFM意識SSTA最佳化必須是基於諸如關鍵性度量等功能,這項功能用於確定關鍵路徑──即最有可能成為限制性因素的路徑。

除時序分析和最佳化外,所有其他分析和最佳化引擎(泄漏功耗、雜訊和良率)也必須採用變異意識統計以有效解讀變異。利用這些技術,才可能使設計更堅固及對變異不那麼敏感,進而在元件的整個生命週期中最大化良率。

最後,環境必須提供DFM意識簽核驗證。在該階段,經DFM最佳化後的設計被送至一組驗證引擎,進行諸如設計規則校驗(DRC)和微影製程校驗(LPC)等檢查。在此,所有引擎必須再一次在時序、功耗、雜訊和良率指標背景下,針對製程變異和微影效應對設計進行分析和檢驗。因為許多製造性問題難以用必須遵守的規則來表述,所以實體驗證環境必須要包含基於模型的方案。另外,由於必須處理大量設計資料,所以,驗證方案必須高效且可擴展。

真正DFM設計流程的關鍵要求之一,是它採用一個統一資料模型,且所有的實現、分析和最佳化引擎,都必須能準確地對同一資料實施立即和同時存取。進一步來說:在佈線器放置一條線段的同時,還進行RC寄生效應的擷取,並進行延遲、功耗、雜訊和良率的運算以及該線段訊號完整性的評估,而在此時此刻,佈線器仍利用這些資料自動進行我們感覺不到的必要修改。

借助在實現流程中整合進DFM,將消弭採用獨立點工具方法可能導致的設計反覆。任何設計決策和權衡取捨都是在整個設計背景下完成的。因此,諸如減少體積以及降低動態和靜態功耗等任何核心改進成果都是立即可用的,設計師可確保潛在的DFM結果不會干擾或削減這種好處。在設計完成後,可在投片前利用DRC/LVS/微影引擎進行自動DFM意識簽核驗證。

真正的DFM意識環境可在整個流程的各個階段,在時序、功耗、雜訊和良率背景下解讀製程變異和微影效應。它始於對單元庫的表徵,並貫穿實現、分析和最佳化等過程,直至簽核驗證。

作者:Dwayne Burek

Magma Design Automation





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