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射頻/無線  

為手持裝置尋找微縮外形尺寸的元件整合技術

上網時間: 2008年05月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:微縮  整合技術  智慧手機/PDA 

新一代行動電話和智慧手機/PDA已經取代電腦成為電子產業的先進技術推動力。僅此一部份的出貨量,在2007年就達到了1.2億部。本文將探討推動實現此一高度成長背後的先進技術。為滿足下一代設備不斷變化的外形尺寸和性能要求,設計師必須充分利用最先進的半導體設計、封裝和連接技術。

標準的智慧手機採用了大量IC,包括微波RF元件、記憶體、電源管理IC到數位訊號處理器和可再編程主處理器。這些智慧手機具備影像感測器和影像處理器,能提供靜態/視訊攝影功能,以及用於一般手機功能的音訊處理器、MP3、顯示驅動器、LED驅動器和影像顯示器等。

對目前的手機來說,要在緊密的PCB上,將多顆IC進行合理的佈局佈線是一項艱難的工作。事實上,若這些IC均為獨立封裝,那麼,要在小尺寸的PCB上放置這些IC是不可能的。要有效實現各種功能,須仰賴半導體元件技術在某種程度上的完全整合,但這在目前是不可能實現的。為克服這個障礙,設計師求助於系統級封裝(SiP)、3D IC堆疊技術以及晶圓級封裝技術以實現手機的小型化,特別是針對RF功能。

或許,在RF功能設計中,最具挑戰性的工作是讓所有的無線系統正確地工作,當他們置於越來越緊密的手機中且緊密靠近時,不會相互干擾。在設計RF時,測試、封裝和可靠性提出了嚴峻的設計挑戰。

構成蜂巢式無線電功能的各種主動和被動元件,無法實現完全‘單晶片’設計。一個更有效的方法是將每個RF子系統分割成多晶片模組,或稱為SiP。這種做法簡化了手機的組裝,因為無需單獨對晶片進行測試以及對每個無線設備進行調節:他們在手機組裝時都是以成品子系統的形式出現的。

SiP可透過幾種方式產生。其中一種方式是將分離的電容和電阻元件放到基板上,然後用訊號路徑線來實現螺旋電感。然後,將半導體元件透過單獨封裝、覆晶封裝或連接線焊接到基板上,在某些情況下可利用連接線焊接或者覆晶片連接,抑或兩者結合起來實現矽晶片層疊。所使用的基板材料可能包括FR4、BT內建結構和其他薄板。

在其他方法中,矽晶片堆疊用在GPS接收器SiP中以減少外形尺寸。對於收發器SiP,接收器IC與發送器IC分隔以提高隔離度。透過在SiP基板中嵌入電容和電阻,可以將被動元件放到IC下面,以減少SiP尺寸。透過最小化寄生元件可改善電氣性能,並可配置薄的空心層疊基板以進一步減小實際尺寸,從而在縮減模組垂直高度同時減少不良的寄生負載。

然而,微波RFIC裸晶的測試會受到探針、焊線等負載的影響。當在晶圓上進行探測時,裸晶並不具備與手機中相同的負載電路。同樣,當用焊接線將裸晶連接到SiP時,負載將產生改變。即使將封裝後的矽晶片放入插座(socket)中,也將承受與插座接觸器接觸時的負載變化。這種變化將導致必須對RF SiP進行重新微調。

為解決此一問題,業界已開發出新的技術,利用這些技術,能在不採用傳統插座情況下,對裸晶進行全面測試,如Tessera公司的PILR技術。該技術是由一個薄的基板與一個用於外部連接之蝕刻鍍鎳/金的銅柱組成。由於這些柱子是由銅片蝕刻而成,因此它們之間具有很高的共面度,加上材料相容,可在晶片測試中用作為無接觸點插座。

由於鍍鎳/金的銅柱與PCB直接接觸,沒有插座的接觸點,因此元件的性能表現與用於最終的電路一樣。這將大幅減少代價高昂的返工問題以及對完工的SiP或手機進行調整。同時,使用蝕刻銅柱還允許設計師能比傳統焊球更精細地調整間距,讓晶片外形尺寸更適合SiP模組。

圖1:使用Tessera公司Shellcase技術在晶圓級建構光學元件。
圖1:使用Tessera公司Shellcase技術在晶圓級建構光學元件。

圖2:設計師可建構一種‘T’型連接,以實現堆疊晶片的邊緣連接。
圖2:設計師可建構一種‘T’型連接,以實現堆疊晶片的邊緣連接。

圖3:與傳統球閘堆疊技術(左)相較,採用PILR技術(左)封裝層疊(PoP)堆疊元件允許微調相對高度以減小外形尺寸,封裝高度最多可減小50%。
圖3:與傳統球閘堆疊技術(左)相較,採用PILR技術(左)封裝層疊(PoP)堆疊元件允許微調相對高度以減小外形尺寸,封裝高度最多可減小50%。

3D IC堆疊

另外一種實現小尺寸要求的方法是3D IC堆疊。像基頻處理器和主處理器這類數位處理器通常與記憶體共同在封裝層疊(PoP)結構中進行堆疊。這不僅節省PCB上IC的佔用空間,還能增加訊號傳輸路徑的密度,同時大幅減少必須在PCB上傳遞的訊號。

從手機製造商的角度來看,由於可以配置一系列的處理器和記憶體以共用某個PCB區域,PoP堆疊也提供了一種改變手機功能組合的簡單方法。例如,蘋果公司第一批iPhone手機就提供了4GB和8GB記憶體配置。這是透過堆疊封裝多顆快閃記憶體所實現的。其中8GB的型號具有兩種NAND快閃記憶體堆疊封裝,而4GB型號的手機只有一種堆疊封裝形式。

晶圓級封裝是另外一種選擇。記憶體裸晶通常以多晶片單元的形式進行堆疊與封裝。運用焊接線將堆疊中每個裸晶互連到封裝接腳的實現成本非常高。而WLP提供了一種具成本效益的替代方案,它具有更高密度的容量。例如,利用Tessera公司Shellcase技術的一種改進製程,設計師可建構一種‘T’型連接,以實現堆疊晶片的邊緣連接。第二種方法是使用晶圓過孔實現互連。這兩種方法都提供了非常高密度的垂直記憶體堆疊,間距僅30微米,解決了生產能力低落及焊接線的返工問題,因為在晶圓級,裸晶就已焊接好了。

晶圓級的光學問題

相機模組同樣受益於堆疊技術。在手機中,相機模組所佔面積很大。WLP能在晶圓級實現更高整合的特性可減少整體尺寸和成本,但仍然提供向下一代電話設計和開發轉移的可擴展性。利用WLP技術,可同時在一片晶圓片上製造數以千計的鏡頭,並且在晶圓級實現校正和焊接,以製造相機的光學元件,從而避免必須在相機模組製造時進行手動對焦的問題,並降低了成本。

Tessera公司的另一種OptiML技術已用於影像感測器的晶片封裝,它主要採用Tessera公司的Shellcase晶圓級腔體技術進行封裝。然後,利用晶圓級鏡頭堆疊技術建構一個完全為相機模組的晶圓。這些模組隨後會被分割,以產生可用於表面黏著的獨立相機模組。整個過程都是在無塵室中於晶圓上完成的。

可靠性

隨著焊球封裝技術朝更精細方向發展,維持可靠性所帶來的挑戰也愈來愈大。更小的焊球間距意味著每個連接的更小表面積,相較於採用更大焊球、具有更寬鬆間距的情況,這反過來會將機械應力集中到更小的面積上。

相較於更大的焊球間距,更小的焊球也意味著較低的恢復力,這意味著可以很容易地擴散到更多的間距中,而不會產生故障。衰退與熱週期會對焊接點產生機械應力。如果不對封裝/焊料接合之處進行恰當的工程處理,焊接點會斷裂。

傳統的晶片封裝使用的解決方法包括在表面黏著元件下使用底部填充技術(underfill)。但是,精細的間距使其難以將底部填充材料注入,其黏性將使得在使用精細間距的焊接時,很難讓材料在封裝上的焊球之間流過。

一種替代方法是使用CSP,它在封裝內部利用了相容的裸晶連接黏合劑層。這個相容層吸收了機械應力,因而確保了可靠性。

在PoP方法中,元件是在矽晶片封裝後進行堆疊的,這樣就可以在製程的後期進行元件結構選擇。根據所使用的不同封裝類型,PoP堆疊可能比晶片堆疊厚很多,而且更重。例如,由於厚度/重量以及抗衝擊等限制,標準塑膠模BGA封裝晶片就不適合手機中的兩層堆疊封裝。

更先進的堆疊封裝使用立柱(post)而非焊球,可以在PoP堆疊中實現更薄的外形尺寸並減輕重量。因為柱能設定特定設計所需要高度,有助於縮小外形尺寸。

本文小結

材料清單(BOM)和組裝成本最終將影響手機的成本。大量使用高度整合的SiP、PoP以及晶片級封裝可協助降低組裝時間,以減少成本。此外,由於減少了元件數量和需要在PCB上傳送的訊號,因此,使用堆疊晶片和SiP還能減少PCB面積和佈線層數。在系統PCB上節省面積和佈線的層數可降低BOM成本,同時減少元件數量,並降低組裝成本和提高產量。

作者:Richard Crisp

高性能封裝技術總監

Tessera公司





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