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新思:在40nm應對低功耗與DFM挑戰

上網時間: 2008年07月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:DFT  DFM  Eclypse 

新思科技(Synopsys)稍早前表示已開始支援台積電(TSMC)的40nm製程(包括40G/40LP)設計參考流程9.0版(Reference Flow 9.0),包含旗下的Eclypse低功耗解決方案、DFTDFM、漏電流統計分析、透明化半節點(transparent half-node)設計流程,以及針對40nm佈局與繞線設計規則支援。

這些支援工具的最主要目標,都瞄準了在45nm及以下製程協助實現低功耗設計,同時也關注了良率提升方面。新思科技低功率解決方案行銷部總監Lawrence A. Vivolo指出,從250nm設計開始,一直到今天主流的65nm與下一代45nm節點,今天,設計師的絕大部份擔憂都集中在功耗上。

以手機設計為例,今天,我們所熟知一切與手機有關的事物都與電池壽命緊密相扣,Vivolo說。“大家看著一支手機時,心裡都在想‘它的電池壽命有多長?’。如果你在10年前就開始使用手機,那麼當時的電池使用時間還算長,理由是當時手機功能也很貧乏。”

但現在,所有事情都變得複雜化了,一支手機上匯聚了視訊、音訊、遊戲以及所有可能匯整在手機中的功能,但電池所能提供的電力是不變的,因此,這是橫亙在其中的鴻溝,特別是手機正變得愈來愈小──電池體積也日益微縮,Vivolo表示。

“設計工程師要面對的首要挑戰就是複雜性”,Vivolo指出,今天,手機電池體積非常小,同時還要擔心熱問題,以及最重要的功耗,所以,設計師迫切需要低功率設計方法。

在65nm製程,動態功耗平均可減少50%,短路功耗(short circuit power)約減少1~2%,但漏電流卻增加了50%,等於抵銷了製程微縮所能帶來的優勢。

“隨著製程幾何尺寸變化,功耗問題也產生了劇烈改變,”Vivolo表示,從250nm到90nm,每個製程世代的漏電流都不甚明顯,但到了65nm,漏電流突然躍升為幾乎與動態功耗相等的情況;而到了45nm,漏電流幾乎是動態功耗的三倍。

據市調機構IBS預估,在45奈米,大約有50%的設計會由於漏電流的問題而面臨重新設計──這意味著極龐大的前期設計投資成本。

多電壓技術

為應對愈來愈嚴重的漏電流問題,今天,業界已開始採用多種電源管理技術,包括現行的時脈閘控(clock gating)與多閾值(multi-threshold,MT),以及更先進的多電壓(multi-voltage,MV)、MTCMOS功率閘控、MV與功率閘控整合;以及動態電壓頻率調節(DVFS)等。

這些技術協助實現了更靈活的晶片設計,例如,在晶片上可能依核心或I/O的不同需求而有0.9V、1.0V或1.2V等不同電壓,對更小尺寸、整合度更高的複雜晶片來說,這些是必行趨勢。然而,Vivolo同時指出,多電壓正對驗證帶來迥異於以往的驗證挑戰。

“傳統的模擬器並沒有電壓感知(voltage-aware)特性,而具備電壓感知能力的新一代工具可提供更高的電氣精確特性,”Vivolo說。其他可能產生的多電壓驗證錯誤類型還包括:違返規則的電壓轉換與狀態、功率閘控塌陷(collapse)、保護單元輸出毀損(corruption)等。

在TSMC Reference Flow 9.0中,Synopsys所提供的低功率設計技術包含多功率域、電平移位與隔離單元、功率閘控、IR分析、低功率時脈樹合成,以及靜態時序和漏電流分析等。透過此參考流程,設計者可以在設計的不同環節中,援用一致的UPF低功率設計技術來執行設計工作。

提升良率

Reference Flow 9.0具備全新的低功率DFT功能,可提供具有功率意識的ATPG、多模掃描插入與TetraMAX N-Defect等功能,協助設計者達到高品質測試,以降低測試成本。鑑於設計與製造的整合對於提升良率愈來愈重要,新思表示也強化了對Reference Flow 9.0的支援,包括對於40nm製程的實體與電子DFM能力。

例如,在真正實現晶片設計時若要增加產能,設計者可採用concurrent yield最佳化功能來減少關鍵區域與分層(hierarchical)關鍵區域的分析。Electronic DFM支援則新增了表格式DFM-LPE擷取流程。

此外,PrimeYield LCC可連結TSMC的Shape-to-Electrical (S2E) DFM引擎,提供40奈米製程在時序與漏電流模擬時基於輪廓的擷取功能。PrimeYield LCC同時支援分層LPC分析,可協助達到更快速的周轉時間。

Reference Flow 9.0採用了支援UPF的Eclypse低功率解決方案,並整合了新思對RTL-to-GDSII的各項解決方案,包含了Galaxy設計平台對RTL合成、實體實作以及簽核的支援。另外還包括Discovery驗證平台中對RTL驗證與電路模擬(RTL verification and circuit simulation)相關的VCS、HSPICE、and HSIM/Nanosim等技術。

作者:鄧榮惠 / 電子工程專輯

註:Galaxy提供的主要支援方案包括:

•Design Compiler and Design Compiler Graphic technology logic synthesis

•Power Compiler multi-voltage power management

DesignWare Library and TSMC Nexsys Standard Cells and I/O libraries

•MVSIM and MVRC for voltage aware simulation and verification

•DFT MAX 1-pass test synthesis

•IC Compiler physical implementation, including low power clock tree synthesis (CTS)

•PrimeTime, PrimeTime SI, PrimeTime Advanced on-chip variation modeling (AOCVM), and PrimeTime VX static timing and signal integrity sign-off

•PrimeRail power network sign-off

•PrimeTime PX full-chip power and statistical leakage analysis

•Star-RCXT extraction

•Hercules PVS physical verification

•TetraMAX automatic test pattern generation (ATPG)

•PrimeYield LCC and PrimeYield CMP for design-for-yield analysis





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