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Altera發佈8.1版Quartus II

上網時間: 2008年11月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:Quartus II  FPGA  時序約束 

Altera日前發佈了Quartus II軟體8.1版,據內部基準測試,其編譯時間比其他競爭FPGA供應商的開發軟體都快三倍以上。Altera聲稱,Quartus II軟體的強化特性,將使設計團隊減少功耗及研發成本,快速將產品快速推向市場。

8.1版Quartus II軟體新增了SignalTap II嵌入式邏輯分析器——具備更精細的資料取樣控制,加速了除錯過程,提高了晶片內記憶體效率。增強的SOPC Builder工具擁有全新HDL範本,可提升速度,並方便SOPC Builder矽智財(IP)重用。而新的Avalon記憶體映射半速率橋接功能,實現了DDR SDRAM低延遲存取。

8.1版軟體可支援新作業系統,包括Red Hat Enterprise Linux 5和CentOS 4/5(32位元╱64位元)。增強的第三方模擬介面可支援函式庫檔自動編譯,實現了快速模擬設置。而新的接腳顧問可指導接腳建立,以及與第三方電路板工具的介面。

Real Intent驗證支援方面,Real Intent的Meridian FPGA時脈區域交叉(CDC)軟體提供使用方便的自動時脈目的驗證功能,發現設計錯誤,可協助用戶完成可靠的CDC操作。新版增強型IP內部核心和巨集功能則匯集了數位訊號處理(DSP)、記憶體和通訊協議,以加速開發過程。

其實體合成引擎增強與前一版相比,關鍵時序模組的性能平均提高了20%,更迅速地達到時序逼近。而Synopsys設計約束(SDC)則提供SDC範本指導,並加速時序約束的建立。

該公司表示,Quartus II軟體版本8.1自動完成以前比較耗時的功能,從而縮短了開發時間。過去在Quartus II軟體版本中的設計劃分規劃器,目前已經能在8.1版中可以自動完成劃分功能,使設計人員能夠充分發揮漸進式編譯的效能優勢。

此外,Quartus II軟體將閘級時脈自動轉換為FPGA架構所支援的功能等價邏輯,因此,不需要手動修改閘級時脈。便能夠自動完成這些功能使設計團隊能夠將精力集中在設計中更有附加價值的部分。

8.1版還增加了Stratix IV接腳以及新的低成本封裝Stratix IV FPGA速率等級元件的支援。其軟體增加了對收發器時序模型的支援,並支援8.5-Gbps收發器、1.6-Gbps LVDS和400MHz DDR記憶體。對於需要實現HardCopy ASIC的設計人員,Quartus II軟體提供HardCopy IV E ASIC的初步支援。





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