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訊號完整性阻礙高速設計發展

上網時間: 2009年03月09日     打印版  Bookmark and Share  字型大小:  

關鍵字:DesignCon  高速傳輸  訊號完整性 

在今年開春的DesignCon大會上,與會專家們指出,就在整個產業朝向5~10Gbps高速傳輸方向發展的同時,工程師們也正面臨難以解決的新舊訊號完整性問題。

新興的高速串列系統介面技術,是導致這些訊號完整性難題的主要因素。目前,設計工程師們正在規劃5Ghz的PCI Express 2.0、6GHz的串列ATA、串列附加SCSI以及USB 3.0等最高速度達8Gbps的新興設計。

“我們已經失去了訊號裕量,”Bertscope儀器生產商Synthesis Research公司技術長Tom Waschura說。“如果你參加過一些討論上述標準的電話會議,你就會知道,他們是如何爭奪每dB的,”他說。

一年多以前,I/O緩衝資訊規範(IBIS)小組確認了標準應用編程介面,以便為工程師提供可解決緊縮訊號預算問題的所需資料。這種通常稱之為Bird API的應用編程介面能讓收發器供應商與測試者在無需獲知晶片和設備專利資訊情況下得到確切資訊。

“現在的主要挑戰,是獲得應用程式支援,”IBM T.J. Watson中心的I/O子系統研究員Xiaoxiong Gu說。“然而不幸的是,Serdes模組仍無法滿足需求,而且目前的支援情況也往往不盡如人意。”

一位來自飛思卡爾(Freescale)的與會工程師直言道,這個產業的偏執已經延宕了新標準的採用腳步。“為什麼我必須詳細說明我的智財權呢?難道我不能只告訴你有關輸入與輸出方面的情況嗎?”

測試設備供應商則採取了不同的方法來解決這些問題。這些公司們正開始支援一種可加入或拿掉一個訊號的方法,其通道雜訊特徵就如同FR4印刷電路板上的數英吋跡線。然而,目前所謂的嵌入與去嵌入功能仍不是一種有效或可行的方法。

此外,LSI公司首席Serdes工程師Eric Kvamme也指出,不同的去嵌入方法會帶來不同的影響,某些時候也會帶來新的訊號完整性問題。他在會議中展示了一條同軸電纜在訊號傳輸時插入及移除後所留下的訊號干擾情況,以說明訊號遭受干擾的嚴重程度。

訊號預算是如此緊張,甚至當你在設計中放置一個測試探棒,都可能導致極顯著的雜訊,因此,某些去嵌入功能便非常適合這類高速設計,LeCroy公司首席科學家Martin Miller說。

“一旦你將探棒或夾具放置在通道末端,你就有可能把這次的測量給搞砸,”Miller說。“在1Gbps時,測量是相當簡單的,但現在,情況已大不相同,”他補充道。

“去嵌入方法正處於起步階段,”安捷倫科技(Agilent)行銷專員Karl Kachigan說。“去嵌入就像是微調一部義大利製的賽車,稍一不慎就很容易失手,”他表示。一位與會顧問Ransom Stephens則開玩笑指出:“法拉利的成本也不會低於你的去嵌入工具。”

與會的小組成員都同意,他們希望看到逐步取得進展。然而,情況仍不明朗,舉例來說,他們希望新技術可用於解決高速設計對開關帶來的影響,或是FR4板隨溫度或濕度而改變的特性等問題。

“這就好比剝洋蔥,總是需要時間一層層來剝下的,”Tektronix資深產品工程師Pavel Zivny表示。

一旦設計出了問題,無法正常運作時,在晶片、系統與測試工程師之間的交互指責於事無補,Zivny說。每個人都同意,唯有在訊號完整性方面的更多經驗以及合作,才是獲得良好互通性的最佳途徑。

“我們在晶片設計中融入了大量的智慧特性,如果我們無法在通道調變與解調上的最基本語言上取得共識,那麼,我們將無法獲得互通性,而且也無法得到良好的訊號品質,”賽靈思(Xilinx)公司資深Serdes工程師Mark Marlett指出。

“我們正試圖克服物理限制,但我們仍必須面對現實。重點是必須瞭解究竟什麼才是技術的限制,”安捷倫的Kachigan說。

作者:麥利





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