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台積電10.0版設計參考流程支援28奈米製程

上網時間: 2009年07月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:設計參考流程  28奈米  台積電 

台積電(TSMC)推出其最新版本的設計參考流程10.0版,能夠進一步降低晶片設計門檻、提升晶片設計精確度、並提高生產良率。

此設計參考流程10.0版係台積電開放創新平台(Open Innovation Platform)的主要構成要素之一,並能延續其實現更先進設計方法的傳統,解決28奈米製程所面臨的新設計挑戰,並有多項創新以促成系統級封裝設計(System in Package,SiP)的應用。

台積電的開放創新平台使EDA電子設計自動化工具可以充份支援28奈米製程,也讓晶片設計與製程技術的協同最佳化能在研發初期即可完成,並確保所需的EDA工具之功能更正確、即時地強化。

特別的是,該設計參考流程10.0版已超越與28奈米製程密切相關的設計規則檢驗(Design Rule Check,DRC)、設計佈局模型(Layout Versus Synthesis,LVS)與extraction實體驗證(physical verification),並更進一步透過與EDA夥伴的及早合作,讓他們所提供的佈局與繞線(place and route)工具更適合台積電的28奈米製程。

台積電自2001年推出設計參考流程至今,系統單晶片是前九個版本的焦點,而此次10.0版則首度推出系統級封裝設計解決方案,涵蓋系統級封裝設計、封裝extraction的電性分析、時序、訊號完整性(integrity)、電壓下降(IR drop)與DRC及LVS的熱效應及實體驗證。

這些系統級封裝技術能協助客戶在落實終端產品設計的過程中,探求實作與整合策略的可能性,並在成本、效能與即時上市等方面強化競爭優勢。

設計參考流程10.0版的一項新元素是來自於Mentor Graphics的RTL-to-GDSII晶片設計流程,以支援客戶的EDA應用;同時也讓Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys等台積電既有的設計生態系統夥伴,能進一步將EDA的創新帶給客戶。

設計參考流程10.0版的新低耗電特色包括:支援脈波拴鎖電路(pulsed latch),即為一種節能及階層化低功耗自動化之設計架構,與多邊緣功效/時序之協同最佳化、多邊緣低耗電的時脈樹合成(Clock Tree Synthesis)、無向量(vectorless)功效分析以及更有效的power-aware implementation與功耗分析。

為了實現更大的效能,設計參考流程10.0版首次提供更進步的stage-based晶片變異性(On-Chip Variation,OCV)最佳化與分析,讓客戶得以更確實掌握時機,以移除不必要的設計餘裕。此外,電子化可製造性設計的一項新特色在於引導客戶考量矽應力效應(silicon stress effect)的時序影響,進而有助良率提升。





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