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用中階FPGA 實現高速DDR3 記憶體控制器

上網時間: 2009年11月05日     打印版  Bookmark and Share  字型大小:  

關鍵字:中階FPGA  DDR3  記憶體控制器 

由於系統頻寬不斷的增加,因此針對更高的速度和性能,設計人員對儲存技術進行了最佳化。下一代雙數據速率(DDR)SDRAM晶片是DDR3 SDRAM。

DDR3 SDRAM具有比DDR2更多的優勢。這些元件的功耗更低,能以更高的速度工作,有更高的性能(2倍的頻寬),並有更大的密度。與DDR2相比,DDR3元件的功耗降低了30%,主要是由於小的晶片尺寸和更低的電源電壓(DDR3 1.5V而DDR2  1.8V)。 DDR3元件還提供其他的節約資源模式,如局部刷新。

與DDR2相比,DDR3的另一個顯著優點是更高的性能/頻寬,這是由於有更寬的預取緩衝(與4位的DDR2相比,DDR3為8位寬),以及更高的工作時脈頻率。然而,設計至DDR3的介面也變得更具挑戰性。在FPGA中實現高速、高效率的DDR3控制器是一項艱鉅的任務。直到最近,只有少數高階(昂貴)的FPGA有支援與高速的DDR3記憶體可靠介面的區塊。

然而,現在新一代中階的FPGA提供這些區塊、高速FPGA架構、時脈管理資源和需要實現下一代DDR3控制器的I/O結構。本文探討設計所遇到的挑戰,以及如何用一個特定的FPGA系列LatticeECP3實現DDR3記憶體控制器

請下載PDF文件,以閱讀完整文章。

作者:Sid Mohanty / 萊迪思半導體公司





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