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FPGA/PLD  

40nm FPGA架構的省電技術

上網時間: 2009年12月07日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  靜態功耗  40nm 

和以前的65nm節點以及最近的45nm節點相比,40nm製程技術節點有很大的優勢,最顯著的優勢是其更高的整合度。半導體生產廠商能夠以更低的成本,在更小的實體空間中封裝更多的功能。雖然密度和性能有非常顯著的提高,但是,當今系統開發人員在設計中還需要著重考慮功率消耗問題。精簡型封裝、便攜性以及功率效益要求推動了目前對低功率消耗的需求。

除了矽晶片製程技術,降低功率消耗還需要在架構上進行創新。更小的尺寸有利於降低動態功率消耗(更小的寄生電容),但是如果不採取措施降低靜態功率消耗,靜態功率消耗(增加了漏電流)會增大到無法承受的程度。最新設計的智慧系統降低了靜態功率消耗,例如,降低某些沒有使用的晶片或者邏輯部分的功率消耗,本文主要研究能夠降低固定洩漏功率消耗(也就是靜態功率消耗)的架構創新技術。靜態功率消耗就像屋裡水龍頭漏水所發出令人討厭的水聲,晚上您想好好睡一覺的時候,卻總是被它吵醒。

問題是:FPGA設計人員該如何減少更小製程尺寸的靜態功率消耗,但又不會影響到晶片性能呢?答案是,我們首先得學習一下功率消耗的基本知識,然後,再來瞭解如何降低靜態功率消耗。

功率消耗基礎概念

功率消耗由靜態和動態功率消耗組成,動態功率消耗是元件工作時由於訊號觸發和電容負載進行充放電時所帶來的功率消耗。按照摩爾定律,小製程尺寸降低了電容和電壓,進而降低了動態功率消耗。

圖1:影響動態功率消耗的因素。
圖1:影響動態功率消耗的因素。

圖1顯示了影響FPGA整體功率消耗中動態功率消耗部分的因素。而難點在於小製程尺寸上實現了更多的電路,提高了最大時脈頻率,隨著製程節點的減小,相同電路的功率消耗在降低,但是FPGA容量在不斷加倍,最大時脈頻率不斷提高。動態功率消耗隨所加電壓的平方變化,因此,降低工作電壓會減小動態功率消耗的增加。

靜態功率消耗是設置好FPGA後,而時脈還沒有工作(電路沒有工作)時的功率消耗。圖2所示為40nm元件的靜態功率消耗來源,表1列出了降低靜態工作所採用的製程技術。

圖2:電晶體洩漏來源。
圖2:電晶體洩漏來源。

在次微米尺寸上,發展到40nm以及更小製程尺寸時,半導體靜態功率消耗會大幅度增加。向更小製程節點發展過程中,電晶體溝道長度和閘極氧化層厚度在減小,電流很容易出現洩漏(更短的實體距離),進而增大了靜態功率消耗。源極至漏極洩漏電流,也稱為次臨界值洩漏電流,是形成洩漏電流的主要原因之一。在此即使電晶體閘極斷開,電流也會從源極流向電晶體漏極。隨著電晶體尺寸的減小,越來越難以阻止這一種電流的發生,因此,尺寸更小的40nm電晶體會有更大的源極至漏極洩漏,在所有其他參數都相同的條件下,與較大製程尺寸電晶體相比,其洩漏幅度更大。電晶體臨界值電壓(Vt)也會影響源極至漏極洩漏電流的大小。電晶體Vt是源極與漏極之間溝道導通時的電壓。較小的高速電晶體需要較低的Vt來維持電晶體斷開和接通的速度,其控制透過閘極來完成,但是,由於不能徹底斷開電晶體溝道,因此,這將會增大洩漏。另一個問題是閘極氧化層的厚度,還有其添加劑,都會影響到Vt。電晶體採用較薄的閘極氧化層,接通和斷開會更快一些,但是閘極通過氧化層到基底的洩漏也會更大。製程尺寸的減小實現了更短的閘極長度,這些洩漏電流來源會越來越大。


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