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PCB層級中時序交錯式超高速ADC解決方案

上網時間: 2010年02月04日     打印版  Bookmark and Share  字型大小:  

關鍵字:ADC  ADC083000  FFT 

運用時序交錯式類比數位轉換器(time interleaved ADC)在每秒高達數十億次的同步取樣類比訊號是一個技術上的挑戰,除此之外,對於混合訊號電路的設計也需要非常謹慎小心。基本上,時序交錯的目標是利用轉換器數目與取樣頻率相乘而不影響解析度以及動態的效能。

本文將探討運用時序交錯式類比數位轉換器時所出現的技術挑戰,並對此提供實用的系統設計解決方案。本文也將說明可以解決目前已知問題的創新元件的特色及設計技術。同時利用快速傅立葉轉換(FFT)計算法算出7GSPS速率及兩個轉換器晶片在「交錯解決方案」下的結果。最後將說明為達成高效能所需的時脈源及驅動放大器之支援電路圖應用。

需要更高的取樣速度

何時以及為何增加取樣的頻率是具有優勢的呢?有多個答案可以回答這個問題。基本上,類比數位轉換器的取樣速度會直接影響到瞬間頻寬,因為瞬間頻寬會在取樣的瞬間被數位化。根據Nyquist與Shannon的取樣定理表示,最大允許的取樣頻寬(BW)等於取樣頻率(FS)的一半。我們可以用以下的方程式表示:

BW=FS/2

速率為3 GSPS的類比數位轉換器能在一個取樣週期內取樣15億赫茲的類比訊號頻譜。讓取樣速度加倍的同時也會讓Nyquist頻寬加倍成為30億赫茲。藉由時序交錯使取樣頻寬產生增加的結果對於很多應用提供相當的助益。舉例來說,應用時序交錯的無線電收發機架構就可以增加資訊訊號載波的數目,使得系統資料處理能力得到提升。增加取樣頻率同時也可以改善LiDAR測量系統(LiDAR系統依循飛行時間(TOF)原理而運作)的解析度。基本上,飛行時間測量的不準確度可以經由減少有效取樣時脈週期的方式而降低。

數位示波器也需要較高的取樣頻率對輸入頻率(FIN)的比值,才能更精準的獲得複合式類比或數位訊號。取樣頻率必須是FIN的最大值的數倍以上才能得到FIN的調和成分。舉例來說,如果在示波器取樣頻率不夠高的情況下,若較高位階的調和頻率在類比數位轉換器Nyquist頻寬的範圍之外,那麼原本的方波將會變成正弦波的形式。

圖1:在速率3 GSPS及速率6 GSPS時針對247.77百萬赫茲訊號取樣的時域測量波形圖。
圖1:在速率3 GSPS及速率6 GSPS時針對247.77百萬赫茲訊號取樣的時域測量波形圖。

圖1所示為示波器前端加倍取樣頻率所產生的優勢。取樣類比輸入訊號中速率6 GSPS的取樣波形將得以更精準地呈現出來。許多其他的測試儀器系統,比方像是質譜儀以及伽瑪射線望遠鏡都是依賴較高的過度取樣與輸入頻率的比例來達成脈衝形狀的測量。

增加取樣頻率還可以獲得其它的優點。過度取樣的訊號也能對數位濾波的過程中得到增益有所助益。基本上,類比數位轉換器的雜訊底部擴散涵蓋大部分的輸出頻寬。對一個固定的輸入頻寬採用兩倍的取樣頻率進行取樣,能在動態範圍中獲得3dB的改善。而每一次對取樣頻率進行加倍也都能讓動態範圍額外獲得3dB的改善。

時序交錯所面臨的挑戰

時序交錯主要面臨的挑戰為頻道間做取樣時脈邊緣的精確相位校準,以及在積體電路之間與生俱來的製造變數補償的問題。為了能精確的與增益匹配,各個分別類比數位轉換器間的偏移量與時脈相位都將十分重要,特別是與頻率有關的參數更顯重要。除非這些參數能夠達到精確匹配,才能使動態效能與解析度得以降低。圖2所示為三個主要的錯誤來源。

圖2:交錯是類比數位轉換器在增益、偏移量、時序上的錯誤。
圖2:交錯是類比數位轉換器在增益、偏移量、時序上的錯誤。

一般而言,雙通道交錯轉換器的系統需要類比數位轉換器的輸入端取樣時脈產生1/2個時脈週期的時間平移。然而ADC083000類比數位轉換器的架構則使用晶片本身具備的交錯技術,並以時脈頻率相當於取樣率一半的數值進行運作,也就是說使用1.5GHZ的頻率來對應3 GSPS的速率。因此對於採用兩組ADC083000類比數位轉換器的雙通道系統而言,類比數位轉換器輸入取樣時脈邊緣必須是1/4個時脈週期的時間平移或是與其他邊緣產生90°的角度平移。對於頻率1.5GHZ時脈而言,相符合的數值為166.67ps。

時脈訊號的線路長度可以經由計算方式精確地得到1/4個時脈週期的相位平移。在FR-4的印刷電路板材料中,訊號可以20cm/ns的速率來傳遞,即每50ps傳遞1公分的距離。舉例來說,如果到一組類比數位轉換器的時脈路徑比另一組長3公分以上,那麼將會產生150ps的相位平移。要如何精確地達到額外16.67ps的時間平移將會是要面臨到的挑戰。

ADC083000類比數位轉換器具有一個整合型的時脈相位校準功能,這個功能可以讓使用者在輸入取樣時脈中加入一個延遲來平移其相位以便與另外一個類比數位轉換器取樣時脈建立關聯性。類比數位轉換器的時脈相位可以經由內建的兩組暫存器透過SPI匯流排進行手動校準。其中的相位平移只可能發生在一個方向上來增加延遲現象。設計人員需要來決定這兩組分離的類比數位轉換器中的哪一組是「在前方的」,並校準其相位使取樣邊緣與另一組類比數位轉換器的取樣邊緣端間產生90°的角度差。以提供Sub-picosecond等級的校準解析度

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