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射頻/無線  

第四代無線基礎架構的分離式SerDes解決方案

上網時間: 2010年05月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:SerDes  LTE  長期演進  手機  DBSA 

在上行鏈路中,無線射頻模組包含所有的類比功能,能夠將RF頻帶向下轉換為中頻,然後以數位方式將個別載波向下轉換為取樣的基頻同相及正交(I/Q)組。經過多工處理的基頻取樣(I/Q)以及下傳與反傳中的控制及管理資料會被序列化,然後透過SerDes裝置(例如德州儀器的TLK3134)以光纖纜線進行傳送。

若想藉由分析4G演進方面的DBS以及所需突波來達到更快更穩定的資料連線,則會引起另一個重要問題。由於下行鏈路及上行鏈路的資料速率提升,而且愈來愈多的網路申辦用戶轉而使用隨選電視等高頻寬應用,因此,REC與RE之間的序列資料速率也隨之增加。使用等式1可算出REC及RE之間的序列資料速率(SDR):

其中 SDR=REC與RE之間的序列資料速率

M=天線數目

Ac=載波/天線數目

S=取樣速率(各載波每秒取樣次數)

N=取樣寬度,位元/取樣

C=REC與RE之間序列傳輸期間的8b10b數據()

2(I/Q)=同相及正交相位資料的倍增係數2


表1:根據通道頻寬所需的取樣速率。

透過等式1及表1,對於4個W-CDMA載波、雙天線系統、取樣速率為各載波每秒7.68百萬次取樣、I-Q取樣寬度為4位元/取樣的20MHz無線射頻而言,其原始序列速率如等式2所示:

同樣地,透過等式1及表1,對於四天線系統、單一載波/天線、LTE載波取樣速率為各載波每秒30.72百萬次取樣、I-Q資料取樣寬度為16位元/取樣的20MHz無線射頻而言,其原始序列速率如等式3所示:

對於八天線波束形成LTE系統而言,等式3中的SDR會倍增為9.8Gbps。因此,I-Q取樣寬度、通道寬度或天線載波數目的增加會直接造成REC與RE之間序列資料速率的提高。建置基礎架構的網路設備製造商應該要瞭解,在LTE演進中,序列資料速率必須從614.4Mbps的中等速率調整為9.8Gbps或12.2Gbps。DBSA的高SDR需要光纖纜線兩端的SerDes發揮更高的效能,才能達到穩定的時脈資料復原,並符合CPRI或OBSAI標準的抖動規格。為了進一步瞭解4G的SerDes及資料處理效用,以下將分析CPRI/OBSAI的通訊協定堆疊。


圖3a:CPRI通訊協定層堆疊。 圖3b:CPRI通訊協定層堆疊(外部SerDes劃分)。

圖3a顯示CPRI通訊協定層堆疊。一般而言,實體層包含不同通訊協定都具備的固定功能。CPRI/OBSAI通訊協定層的固定功能實體層是以硬體巨集(hard marco)的方式進行實作,以達到嚴格的時序閉合需求。然而,邏輯層則允許客製化。由於新興的標準演進,以及網路設備製造商期望透過專屬功能建立附加價值,使得邏輯層會隨之更新。在實作CPRI/OBSAI介面的邏輯層部份時,FPGA通常會提供所需的彈性。FPGA的邏輯項目能夠利用程式加以設計,以支援自訂的邏輯層。

由於網路設備製造商改採4G部署,因此不僅需要相同彈性來實行邏輯層,也需要強化SerDes效能來滿足增加的SDR。網路設備製造商可選擇採購已整合SerDes的FPGA,或選擇採購FPGA與分離式SerDes,然後將兩者結合(見圖3b)。

以下是選擇分離式SerDes-FPGA及整合型SerDes-FPGA時必須考量的幾項關鍵因素:

1. 分離式SerDes加上FPGA的成本 vs. 已整合SerDes的FPGA成本

2. 分離式SerDes的效能 vs. 整合於FPGA的SerDes效能

3. 對於特定FPGA平台的熟悉程度

4. 改用整合型SerDes-FPGA所節省的空間

圖4顯示2G/3G/4G基地台或REC連接到分別服務3個區塊的3個RE。當中的3個CPRI設定分別為614.4Mbps、3Gbps及9.8Gbps線路速率,並假設9.8Gbps為更新過後的SDR,可支援4G。


圖4:連接到3個RE的2G/3G/4G REC。


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