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運用適當 PCB 配置最佳化 SAR ADC 效能

上網時間: 2010年09月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:類比數位轉換  ADC  失真  ADS8556  電路板 

高效能ADC通常不易發揮預期效能,其中存在多項影響因素。是否適當選擇外部元件、配置及路由會大幅影響線性、增益及偏移,而且其他雜訊也可能會傳輸到ADC,甚至輸入訊號會失真。許多步驟可用來避免ADC轉換結果受干擾。下文以德州儀器推出的ADS8556為例,提供適當電路板設計的實用資訊。

16位元以上解析度的ADC需要精密的電路板設計,才能達到電源品質測量、多軸馬達控制或獲取單純產業資料的預期效果。除了清楚的輸入訊號之外,參考訊號及供應電壓也會嚴重干擾轉換結果。適當的去耦、接地及訊號調節有助於提升系統效能。由於具有6通道、內部參考及高電壓輸入的ADS8556相當複雜,因此適合做為解說的範例。以下步驟將呈現避免不必要線性錯誤的不同措施,並且將找出不當配置導致失真的不同狀況。

步驟1:最佳化參考路徑

參考輸入是高效能ADC應用最關鍵的訊號路徑,必須在一半的轉換時脈週期內達到16位元的準確度。此外,此終端的雜訊、失真及偏移會直接影響轉換結果的品質。ADS8556具有內部參考來源,可為3組通道的每一組提供緩衝參考電壓。

停用內部參考區塊時,也可外部應用參考電壓。在這兩種情況下,都需要外部去耦電容Crefext提供電荷,以便在後續的轉換步驟中為內部電容陣列充電,因此Crefext的大小是由內部負載電容的大小所決定。假設一次轉換週期tcnov的電壓降幅必須小於0.5LSB,則能夠以     

來計算外部去耦電容,其中Ctot是內部CDAC電容總和,n是位元數。

為了補償電壓降幅,內部或外部參考緩衝可提供電流,以所需的準確度(例如LSB/4或LSB/8)將去耦電容重新充電至Vref。根據這些考量,參考緩衝必須滿足以下假設

 設定的頻寬需求:

實作外部緩衝來驅動參考電壓時,不但須考量去耦電容,也應該考量從緩衝輸出到電容的阻抗,以及到ADC參考輸入的阻抗。

流經緩衝與電容之間電阻的電流會形成編碼相關的電壓降幅,而導致重大的INL錯誤,因此,此阻抗的電壓降幅上限也必須低於0.5LSB。使用以下等式可計算從緩衝汲取的電流上限,其中並假設可接受的阻抗。

對於ADS8556,此系列的阻抗應該低於1.2Ω,其中tnov=2us且Ctot=40pF,而參考電壓為2.5V。只要在一半的轉換脈週期內達到參考電壓,電容與參考輸入之間的阻抗便較不重要。維持如上所述任何參考電壓干擾有關的系統靈敏度,則須審慎配置印刷電路板(PCB)。

內部的參考接地被設計成與電流無關,如此的做法可確保接地電位穩定正常,杜絕電流突波所引起的任何雜訊,並避免導致增益錯誤的DC偏壓電流所引起的任何偏移。ADS8556的各個參考接腳都有相關的參考接地接腳。為發揮最佳效能,外部電容必須放置於這些相互關聯的接腳之間。參考電容的不當接地會造成非預期的高DNL錯誤,而形成突增,如圖2所示。

圖1:ADS8556簡易示意圖。
圖1:ADS8556簡易示意圖。

圖2:不當接地造成DNL錯誤所形成的突增(依據LSB) 。
圖2:不當接地造成DNL錯誤所形成的突增(依據LSB) 。

除了這些接地問題之外,參考路徑的任何置放錯誤都會導致線性錯誤,如圖3所示。在正負全刻度範圍內,最高負載發生於參考,因此DNL錯誤呈現喇叭形狀。在此情況下,也必須考量跡線的寄生電阻。高品質陶瓷電容的電感及ESR都相當低。儘可能使電容接近接腳,有助於降低額外的寄生電感。

圖3:參考路徑的置放問題所造成的一般DNL錯誤(依據LSB) 。
圖3:參考路徑的置放問題所造成的一般DNL錯誤(依據LSB) 。

PCB的設計應該先進行參考路徑的配置,以及相對應的外部元件配置,最重要的是盡可能靠近專用參考接腳及其相關參考接地接腳放置去耦電容。參考電壓應該視為這兩個接腳的差動電壓,因為這是ADC內部處理參考訊號的方式。

僅穩定參考電壓,而不注意對應接地訊號,會使得ADC效能不彰。在PCB配置中,接地訊號應該先連接至電容,再連接至專用層(見圖4)。

圖4:放置參考去耦電容的配置範例。
圖4:放置參考去耦電容的配置範例。


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