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賽靈思推出最新ISE Design Suite 12.3開發套件

上網時間: 2010年10月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:ISE Design Suite 12.3  FPGA  AMBA  AXI4  PlanAhead Design 

美商賽靈思(Xilinx, Inc.)宣佈推出 ISE Design Suite 12.3 套件,並針對 FPGA 廠商推出多款符合 AMBA 4 AXI4 規格的智產(IP)核心,可支援系統單晶片(SoC)設計中的互連功能模組,並針對 PlanAhead Design 與 Analysis cockpit (軟體控制台)推出生產力提升方案,同時推出智慧時脈閘控功能,以協助客戶降低在 Spartan-6 FPGA設計中的動態功耗。

賽靈思對於 AMBA 4 AXI4 規格的推行,表示客戶將可獲得一套一致性的方法來串連IP模組,並可透過使用與重複利用IP,更加妥善運用設計資源,而且還可更輕鬆整合各IP供應商的方案,這些都可透過隨插即用的FPGA設計來支援。

就核心的可取得性,以及組合這些元件的工具而言,此次所推出 ISE Design Suite 12.3 版本包含各種強化功能,可針對CORE Generator工具,能藉由提供連接高度參數化的IP,以節省設計時間,以及能讓研發業者快速配置其系統架構、匯流排,以及週邊元件的 Xilinx Platform Studio 與 System Generstor 工具。

賽靈思對 AMBA 協定的採用也讓設計業者能運用各種成熟的 ASIC 驗證方法,以及現有以 AMBA 協定為基礎的IP,讓設計業者能輕易轉移至 FPGA ,作為其運用於SoC平台之選擇。

ISE Design Suite 軟體的 PlanAhead 設計工具現在提供一個無縫式「按鈕操控」流程,以及更先進的視覺化與分析流程。 PlanAhead 工具的控制台還包含 Project Management 、 Synthesis 、 CORE Generator整合、 Floorplanning 、 Place-and-Route 、 ChipScope Pro 工具整合與 Bitstream 整合等功能。所有的賽靈思IP目錄,包括各種AXI4 協定IP 核心,都可從同一個設計控制台直接進行存取與搜尋。

2010年5月的第一版ISE Design Suite 12,推出智慧時脈閘控技術,內含完全自動化分析與微調(邏輯單元)最佳化功能,特別開發用來減少電晶體數量,而電晶體數量是決定數位產品動態功耗的重要因素。運用許多獨特的演算法來偵測每個FPGA邏輯單元內的特定連續元件(電晶體),且這些元件在系統進行切換時不會改變下游的邏輯與互連狀態,這項技術最多可降低30%的動態功耗。

此外,這款軟體會產生時脈效能的邏輯,能從邏輯單元層級自動關閉不必要的活動,可累積省下可觀的電力,且不必關閉整個時脈網路。在12.3版的ISE Design Suite中,智慧時脈閘控同時支援低成本Spartan-6 FPGA與高效率Virtex-6 FPGA系列元件。

AXI4 協定是由 AMBA 介面規格所規格,包含定義一個擴充版具備 AXI4 、 XI4-Lite、以及 AXI4-Stream 的 AXI 系列互連協定。 AXI4 協定規格一個點對點(P2P)介面,可解決系統單晶片在效能方面的各種挑戰。它可支援多重時域,以及資料擴編(up-sizing)與縮編(down-sizing)。AXI4規格還內含許多功能,像是位址管線管理(pipelining)、亂序式執行、以及多重執行緒處理。

ISE Design Suite 12.3現已推出可支援所有ISE版本的方案,AMBA 4 第一階段的規格包括AXI4、AXI4-Lite、以及AXI4-Stream,這些相關要件目前已可下載。





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