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新思DC Explorer加快複雜SoC前期的RTL評估

上網時間: 2011年04月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:Galaxy  DC Explorer  RTL  SoC  設計流程 

新思科技(Synopsys)日前發佈 Galaxy 實作(implementation)平台的最新技術── DC Explorer ,可協助設計業者大幅加速高品質設計資料(design data)的開發。即使在資料不全的情況下, DC Explorer 也能有效加速設計實作。

當前的設計通常需要大規模整合具有數百萬個設計元件(instance)、速度達十億級(gigascale),而且開發時程又非常緊迫,所以設計人員需要一個能讓他們快速有效執行各式設計配置(configuration)分析(甚至是在設計資料完成之前),以及建立一套最佳的實作流程及RTL探索與評估(exploration)之解決方案。

藉由提供5倍速的執行時間(runtime)以及與DC Ultra RTL合成(synthesis)達成10%的時序(timing)與面積(area)關聯性,DC Explorer可處理上述所提及的挑戰,同時它還能在資料不完整的情況下執行,因此可以被用於設計流程的最初期,以便管理高品質RTL的開發和限制條件 (constraint),進而協助設計流程的收斂(convergent)。

新思表示,在當今大型複雜IC 的RTL設計開發早期階段中,設計資料往往來自各個不同的來源。而設計人員缺乏一個快速且有效的方式,進行資料的探究改善、修正設計問題,和建立一個可以達到高度收斂實作流程的較佳RTL合成起始點。DC Explorer提供設計人員所需的RTL探究能力,協助他們在進行實作前有效識別潛在的設計改善空間及問題所在。

除此之外,當手邊的RTL輸入、限制條件及程式庫(library)模型不完整時,DC Explorer可針對所欠缺及需要修正的內容產生一個整體性報告,如此可加速設計的過程。而由於和Design Compiler RTL合成的各個不同程序腳本(script)相容,因此DC Explorer非常容易使用及部署於現有客戶的設計流程中。

意法半導體(ST)的CAD及設計解決方案部門數位解決方案暨先導專案組副理Giancarlo Sada表示,提高設計開發初期的生產力可大幅加速我們的IC實作流程。我們在不同開發階段中的多個設計裡頭執行DC Explorer,獲致至少4倍速的執行時間以及與DC Ultra達成百分之十的相關性,而這將讓我們的設計人員能在設計流程初期,就能有效地進行各式實作方式的評估、調整設計資料,以及建立高度收斂及快速的設計流程(design flow)。

新思科技資深副總裁暨實作事業群總經理Antun Domic表示:「新思科技致力於協助客戶改善其生產力並縮短其複雜之系統晶片(system-on-chip)的設計時程上。DC Explorer可有效協助IC設計人員提升生產力,讓他們能在設計流程的最初期執行RTL探究、改善設計資料的品質,並且大幅加速作業流程。」





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