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SuVolta最新PowerShrink平台可降低功耗逾50%

上網時間: 2011年06月27日     打印版  Bookmark and Share  字型大小:  

關鍵字:PowerShrink  CMOS  低功耗  DDC  VDD 

SuVolta, Inc.推出 PowerShrink 低功耗平台。SuVolta PowerShrink 平台可降低 CMOS IC 功耗達倍以上,同時維持效能並提升產量。SuVolta 與富士通半導體(Fujitsu Semiconductor)於日前發表聯合聲明,富士通已獲得授權使用 SuVolta 創新的 PowerShrink 低功耗技術。

PowerShrink 低功耗平台包含SuVolta的 Deeply Depleted Channel (DDC) CMOS 電晶體技術,以及充分利用 DDC 電晶體特性的最佳化 DDC 電路與設計技術。該平台使供應電壓下降30%以上,動態功耗降低一半以上,同時維持性能並可降低漏電功耗80%以上。這些優勢適用於範圍廣泛的積體電路(IC)產品,包括處理器、 SRAM 及 SOC,皆對目前的行動產品非常重要。

SuVolta 展示可運作於0.5伏特以下的大型 SRAM 模組,證實 DDC 電晶體允許電路功能運作於 VDD 降低遠超過30%的條件下。此 0.5 伏特以下的作業電壓是 65 奈米 CMOS 技術最低的報告之一,顯著低於使用傳統 CMOS 技術的典型 SRAM 的最小作業電壓(VDD-min) 0.8伏特或更高。

SuVolta的 Deeply Depleted Channel (DDC)電晶體技術可控制功耗,並是增加 IC 產品功能及擴充半導體製程技術的關鍵要素。 SuVolta 的DDC電晶體採用獨特的通道結構,相較於傳統的電晶體技術,具有低功耗運作的顯著效益。藉由降低臨界電壓(VT)變化至50%,可降低 DDC 電晶體供應電壓(VDD) 30%以上,同時維持相同的系統時脈速度並降低整體漏電。藉由增加通道遷移率,增加對 DDC 電晶體驅動電流(Ieff) 10% 以上。此外,DDC 電晶體能夠藉由大幅增加的基體係數,透過基體偏壓更有效管理臨界電壓。

SuVolta PowerShrink 低功耗平台相容於目前製造及設計基礎架構。SuVolta 的 DDC 電晶體使用現有的 CMOS 設計規則及製造流程,因為不需要新設備或新材料,可於現有的晶圓廠製造。SuVolta 的 PowerShrink 平台還使用傳統的設計工具及設計流程。

SuVolta 的電路及設計技術利用 DDC 電晶體的獨特特性,比傳統的電晶體更能有效管理 VT,藉此進一步降低功耗。適性基體偏壓可用來修正系統所製造的變化,因而進一步降低 VT 的變化和提升良率。動態基體偏壓可用來減低溫度和老化效應,同時讓功率模式於極低的電源運作下更有效率。





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