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抖動及SNR的細節

上網時間: 2011年07月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:ADC  類比數位轉換器  SNR  抖動  訊號雜訊比 

一般使用高速類比數位轉換器(ADC)時,總是期望效能能夠達到資料表載明的訊號雜訊比(SNR)值。一般人測試 ADC 的 SNR 時,可能會將低抖動時脈裝置連接到轉換器的時脈輸入接腳,並施加適度低雜訊的輸入訊號。

如果無法從轉換器達到 SNR 資料表載明的效能,表示存在多個雜訊誤差來源;如果確實使用低雜訊輸入訊號和良好的配置,則輸入訊號頻率與時脈裝置抖動的組合可能就是問題的根源。「低抖動」時脈裝置適合於大多數 ADC 應用,但是,如果 ADC 的輸入頻率訊號和轉換器的 SNR 較高,則可能需要改善時脈電路。

低抖動時脈裝置最多宣稱符合 1 psec 抖動規範,另外也可以從 FPGA 產生同樣較差的時脈訊號。有許多問題會導致高速 ADC 發生 SNR 誤差,其中包括 ADC 量化雜訊、差動非線性 (DNL) 影響、有效的轉換器內部輸入雜訊及抖動。利用等式一 中的公式,可以確定抖動是否有問題,其中提供外部時脈和 ADC 抖動產生的 ADC SNR 誤差。

請下載PDF文件,以閱讀完整文章。

作者:Bonnie C. Baker / 德州儀器(TI)





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