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JEDEC即將發佈首個3D IC介面標準

上網時間: 2011年12月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:3D IC  記憶體  WideIO  LPDDR2  LPDDR3 

繼今年稍早宣佈投入開發 3D IC 標準後, JEDEC 表示,最快今年12月底或明年一月初,將可公佈首個 3D IC 介面標準。

在GSA的3D IC工作小組於上週舉行的會議中,英特爾(Intel)的Ken Shoemaker介紹了關於 WideIO 記憶體規格在電子和機械介面方面的細節。

JEDEC已開始釋出3D IC標準──在2009年11月,該機構便公佈了針對採用矽穿孔(TSV)技術的3D晶片堆疊所制定的JEP158標準。而即將問世的WideIO標準,看來似乎可望在SEMI、Sematech和Si2等推動3D IC標準的競賽中取得領先。

業界人士普遍認為,LPDDR2的頻寬會在WideIO記憶體商用化以前便遭市場淘汰。而在此期間,預計LPDDR3 (即LPDDR2的下一代版本)將可支援更高的操作頻率,並提供比LPDDR2更低的功耗,以填補此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的頻寬,但其接腳數卻與LPDDR2相當。

圖1:WideIO的市場定位。(資料來源:Sophie Dumas,ST-Ericsson,行動記憶體論壇,2011年6月)
圖1:WideIO的市場定位。(資料來源:Sophie Dumas,ST-Ericsson,行動記憶體論壇,2011年6月)

(更多簡報資料請參考:JEDEC Mobile Memory Forum Seoul)

WideIO是由JEDEC工作小組JC42.6於2008年12月著手開發,主要是針對當前在同一封裝中整合邏輯和DRAM,以降低互連電容的3D標準所開發。即將公佈的規格定義了最多4個晶粒堆疊而成的記憶體立方體,可連接邏輯SoC,最大封裝尺寸為10x10x1mm。

針對WideIO的JC42.6規範了邏輯到記憶體介面(logic to memory interface, LMI),是由JEDEC旗下JC42.6 (Low Power DRAM)和JC11兩個委員會所共同制定,其中JC11主要負責晶片封裝的機械標準部份。在記憶體邏輯和記憶體之間的機械介面一般稱之為微型圓柱閘陣列(Micro Pillar Gate Array, MPGA)鏈接。

至於邏輯和記憶體之間的互連方式則並未指定,可以是微凸塊或微型圓柱(micro pillars)等。該標準還規範了用於測試互連連續性的邊界掃描、後組裝階段的直接存取記憶體測試、記憶體晶片中的熱感測器位置,以及晶片到晶片間介面的精確機械佈局等。

此一標準並未指定記憶體到邏輯的互連設計或組裝方法。同時無論在記憶體或邏輯晶片上,也都並未針對TSV的尺寸及位置指定互連的精確位置。另外,記憶體和邏輯晶片的厚度、組裝方法和後組裝測試方法也都未指定。

WideIO的詳細規格包括:

如圖2所示,WideIO定義了4個記憶體通道,在LMI上有1,200個連接:

- 每個通道都有6列和50行,共300個連接(193個訊號);

- 40nm的小型襯底/凸塊/TSV間距;

- 每通道寬128個數據位元,總共512數據位元;

- 每個通道均包含所有的控制、電源和接地通道

通道之間共享電源連接

- 每個通道均可獨立控制

獨立的控制、時脈和數據

- 通道之間的接腳位址對稱

- 數據傳輸速率266mtps,SDR

總頻寬:17GB/s(每通道4.26GB/s)

圖2:LMI介面細節。
圖2:LMI介面細節。

WideIO的佈局規劃(floor plan)同時描述了可在組裝中針對機械強度和晶粒的共面性選擇支援凸塊或微型圓柱。而相容的底部填充膠則可用於減輕邏輯和記憶體晶粒之間的應力,同時將熱均勻地分佈在晶粒表面上。也可以使用一個矽中介層(interposer)作為第四個晶粒與邏輯SoC連接的介面,以因應熱機械方面的挑戰。

圖3:LMI介面的機械尺寸。(資料來源:Sophie Dumas,ST-Ericsson,行動儲存論壇,2011年6月)
圖3:LMI介面的機械尺寸。(資料來源:Sophie Dumas,ST-Ericsson,行動儲存論壇,2011年6月)

由於DRAM的自我刷新速率會隨溫度而變化,因此必須密切注意記憶體-邏輯堆疊的熱管理。為了提高產品可靠度,在邏輯晶片熱點和DRAM內的熱感測器之間的溫度三角洲都必須設法最小化。由於其採用的製程不同,DRAM和邏輯SoC設計小組必須緊密合作,在製造‘堆疊’晶片時互相交流資訊。這個設計小組可能必須要對熱點設計進行權衡,然而,這部份交換資訊的方法卻由於JEDEC並未涉及而缺乏標準化。

三星的記憶體立方體

2011年2月,三星(Samsung)公佈了首個用TSV實現的mobile DRAM,該記憶體帶有WideIO介面(鏈接),目前看來,該記憶體已經符合了由JC42.6工作小組定義的JEDEC標準。事實上,三星也是JC42.6 WideIO工作小組的會員之一。

圖4:三星採用TSV實現的mobile DRAM,具備WideIO介面。
圖4:三星採用TSV實現的mobile DRAM,具備WideIO介面。

其晶粒面積為64.34mm2,比1GB的LPDDR2大了25%。整顆晶片是由4個對稱的4×64Mb陣列、周邊電路和微凸塊所構成。為了降低功耗並支援高傳輸頻寬,該設計藉由採用44×6微凸塊襯底來減少I/O驅動器加載。其微凸塊尺寸20 ×17μm,間距250μm。該公司的TSV孔徑7.5μm,電阻值0.22~0.24Ω,電容值47.4fF。

三星並未公佈其WideIO DRAM的可靠性資料。依目前生產TSV的成本結構來看,要製造WideIO介面的元件顯然更加昂貴,不過,這個問題或許可藉由大量生產來解決。長遠看來,該技術確實具備著降低成本及提供更高性能的潛力。

本文小結

對整合邏輯和記憶體的3D IC而言,首個針對WideIO的商用化標準至關重要。儘管技術上的創新從不停歇,但現階段在異質堆疊元件的設計團隊之間仍然缺乏可交換設計資訊的標準。此外,降低成本和改善製程也是未來必須努力的主要方向。

本文感謝Ken Shoemaker提供LMI介面相關資訊。

作者簡介:MP Divakar是一位矽谷的工程師,專長於半導體後段、封裝、熱管理和測試等領域。除了設立兩家新創公司,他對IEEE通訊和電力電子協會貢獻良多。他也常在《EE Times》網站發表評論。

編譯: Joy Teng

(參考原文: First 3-D IC spec set for release,by MP Divakar, PhD)





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