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處理器/DSP  

美研究人員宣佈多核心處理器技術新突破

上網時間: 2012年04月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:SRC  處理器  多核心  快取記憶體  擴充 

直寫快取記憶體(direct-write cache memories)是今日微處理器的支柱,因為它們能以一種對應用程式透明化的模式降低記憶體延遲。不過,先進處理器的設計工程師正致力於針對下一代多核心處理器,轉向採用軟體管理暫存器(software-managed scratchpad)與訊息傳遞(message-passing)技術,例如由IBM、Toshiba與Sony所開發、應用於PlayStation 3遊戲機的Cell 寬頻引擎架構(Broadband Engine Architecture,CBEA)。

遺憾的是,軟體管理暫存器與訊息傳遞技術對應用程式設計師來說是額外負擔,並因此意味著微處理器演進過程中的退步。而日前美國半導體技術研發聯盟機構Semiconductor Research Corp (SRC)聲稱,該機構已經解決了新一代處理器的快取記憶體擴充問題,可讓處理器最多擁有512顆核心;SRC是利用階層式硬體一致性(hierarchical hardware coherence)方案,讓今日的多層級快取記憶體在自然演變的同時,又保有對應用程式的透明度。

「設計工程師一直對未來多核心微處理器的儲存問題感到憂心,並致力於透過暫存記憶體與訊息傳遞技術來達成軟體的一致性;」參與上述研究專案的美國杜克大學(Duke University)教授Dan Sorin表示:「但這種方法需要程式設計師進行資料移動管理,這並不是產業界應該走的方向。」Sorin參與的SRC贊助研究,是與美國賓州大學(University of Pennsylvania)教授Milo Martin與威斯康辛大學(University of Wisconsin)教授Mark Hill合作進行。

研究人員提出一種階層式硬體一致性技術,聲稱可讓處理器快取記憶體以其核心數量的平方根(square root)進行擴充,而且僅需為處理器添加2%的儲存空間,就可支援最多512顆核心。也就是說,儘管核心數量增加,資料流量、儲存空間與功耗的增加幅度緩慢,讓未來的處理器能繼續使用具備硬體一致性、對應用程式透明化的直寫快取記憶體。

「這樣的結果將藉由對設計工程師保證快取記憶體一致性不會遭遇限制,而改變電腦架構的發展方向;」SRC的IC與系統科學部門總監David Yeh表示:「我們現在知道,還有方法可以繞過限制,因此設計工程師可以不用再擔心。而且所有的技術都是現成的,不需要新發明的方法,只要聰明地運用那些現有技術就可以。」

值得一提的是,目前的直寫硬體一致性架構,能藉由以階層式目錄增強的共享快取記憶體與明確的快取逐出通知(cache eviction notifications)之協同組合而進化,在處理器核心數量增加的同時保持流量、儲存、延遲與功耗能在控制之下。SRC指出,未來的大量平行多核心處理器發展藍圖將因此而清晰且暢通無阻。

階層式快取記憶體與單層記憶體比較
藍色線所代表的單階層平行目錄快取記憶體,在處理器核心擴充到超過32顆的時候會發生無法接受儲存的現象,但具備階層式目錄的雙層(紅色線)與三層(綠色線)快取記憶體則能擴充支援到512顆核心,而且僅須增加2~4%的儲存空間

編譯:Judith Cheng

(參考原文: Research consortium claims solution for multi-core scaling,by R. Colin Johnson)





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