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Xilinx推Vivado套件 設計生產力提升四倍

上網時間: 2012年05月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:Vivado  FPGA  RTL  IP  驗證 

賽靈思(Xilinx, Inc.)稍早前發佈了全新的 Vivado 設計套件,與以往開發套件最大不同之處在於, Vivado 是以IP和系統為中心,它將加速可編程系統的整合,不僅建置速度提升四倍,而且能讓所有的軟體工程師們,都能以熟悉的C語言立即展開 FPGA 設計。

Xilinx全球品質控管與新產品導入資深副總裁暨亞太區執行總裁湯立人表示,該公司將 Vivado 定義為可為未來十年的「 All Programmable 」元件大幅提升設計生產力的關鍵產品。該套件不僅大幅加快可編程邏輯與I/O的設計,並加速可編程系統整合和採用3D堆疊式矽晶互連技術的元件、 ARM 處理系統、類比混合訊號與大部分IP核心之建置,據稱其設計生產力是其他廠商開發環境的四倍。

“Vivado 將解決今天晶片設計面臨的兩大挑戰:系統整合,以及建置難題,”湯立人表示。系統整合挑戰包括設計和IP重用;整合演算法和 RTL 層級IP;混合 DSP 、嵌入式、連接功能和邏輯;以及模組和系統驗證。建置難題則包括層次化晶片佈局規劃;多領域和多晶片物理最佳化;可預測設計與時序收斂的衝突;以及設計後期 ECO 及變更引起的連鎖反應。

Vivado設計套件提供一個高度整合的設計環境(IDE)與新一代囊括系統級至晶片級(system-to-IC)的設計工具,所有建置都以共享式擴充資料模型和通用型除錯環境為骨幹。Vivado設計平台同時也是一個符合各種業界標準的開放式開發環境,可符合AMBA AXI互連規格、IP-XACT IP封裝元數據 (metadata)、TCL語言、Synopsys Design Constraints (SDC)格式、以及其他專為使用者需求、加快設計流程而設計的規格。賽靈思藉由Vivado設計工具結合各種可編程技術,並將設計擴充至相當於一億顆ASIC的邏輯閘設計。

Vivado整合設計環境包含可快速合成與驗證C語言演算法IP的電子系統層級(ESL)設計工具、標準型演算法和RTL 級IP整合重用、所有系統建置模塊的標準型IP接合(IP stitching)和系統整合,更配備模塊驗證和擁有3倍速模擬功能的系統;此外,硬體共同模擬也同時提供100多倍的性能。以上優勢皆可讓Vivado設計套件協助解決設計整合時所遇到的難題。

為了解決建置上的難題,Vivado工具涵蓋了層級元件編輯器與電路配置規劃(floor planner)、具備優異SystemVerilog支援功能的3至15倍速邏輯合成工具,以及一個4倍速、更具決定性的電路佈線引擎 (可用來降低時序、線路長度和佈線壅塞等多重變數的「成本」函式)。另外,工具套件中的附加流程可讓因工程變更單 (ECO)導致的改變只需重置設計的一小部分即可完成變更,同時系統仍可保持其性能。最後,利用全新共享式擴充資料模型(能在設計流程中每個階段中預估功耗、時序和面積的工具)進行即時分析,進而為自動時脈電路(automated clock gating)等整合功能進行最佳化。

Xilinx台灣FAE經理蔡志銘表示, Vivado 是一鍵操作,它實際上是ASIC的系統套件,可實現軟硬體協同設計,而且,能夠從C語言快速展開FPGA設計的特性,也能讓該公司將使用者基礎快速地從傳統的硬體工程師社群拓展到軟體工程師領域。

Vivado對節省設計時間也有很大幫助。蔡志銘表示,C的模擬比RTL快很多,舉例來說,C程式碼能夠自動轉成RTL碼,並對應FPGA的邏輯,當輸出報告時便能立即檢查功耗預算或是晶片尺寸是否符合需求。當功耗或尺寸過大時,可立即將C程式碼轉為平行處理,這是運用FPGA中的平行邏輯處理特性,還能進行管線最佳化。而後便可進行二次合成,做Verilog和HDL模擬。他強調,從C、RTL到HDL,由高至低層,都可在單一套件的GUI環境中合成,而過去的ISE開發工具則必須呼叫至少2~3個套件。

博通歐洲分公司(Broadcom Europe)硬體開發工程經理Paul Rolfe即指出,採用Vivado設計套件,Broadcom可以用高容量的FPGA進行設計,完全不需要任何手動式的佈線規劃或分區。

Xilinx平台開發部資深副總裁Victor Peng表示,Xilinx累積了從2008年至今從全球客戶收集的回饋和經驗設計了Vivado設計套件。過去12個月以來,已有超過100家客戶與聯盟計畫(Alliance Program)的夥伴進行試用和測試,其中有採用Virtex-7堆疊式矽晶互連技術的客戶,他們期待獲得極大容量和頻寬。

客戶現在可以申請先期試用計畫,下載相關文件並開始學習使用Vivado 設計套件,並應用採用7系列FPGA和Zynq-7000可擴充處理平台的設計上。賽靈思今年夏天將全面供應7系列,之後也會推出Zynq-7000 可擴充處理平台。先期試用計畫成員將能於五月八日開始下載工具。

另外,透過ISE Project Navigator 和 PlanAhead 的設計專案,都可以移植到Vivado 整合設計環境 (IDE),但用Vivado平台的設計則無法移植到PlanAhead平台。除了規則檔案(constraints files)外,包括原始檔清單在內的所有設計案設定都可以被轉移,而客戶必須用Xilinx Design Constraint (XDC)格式上建立規則,並分別將它們加入設計中。

Xilinx已就28nm元件開發了相當多種可編程技術,除邏輯和I/O外,還包括軟體可編程的ARM處理系統、3D IC、類比混合訊號系統、囊括系統級至晶片級(system-to-IC)的設計工具與IP。未來Xilinx會將不同類別的可編程技術整合至「All Programmable」元件──採用堆疊式矽晶互連技術的Virtex-7 2000T FPGA和目前已出貨的Zynq-7000 可擴充處理平台,以及具備某種程度的類比混合訊號、高效能SERDES 與PLL-to-Programmable 資料轉換器資源的FPGA。 Joy Teng





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