Global Sources
電子工程專輯
 
電子工程專輯 > 記憶體/儲存
 
 
記憶體/儲存  

IMFT 2奈米64Gbit MLC NAND快閃記憶體揭密

上網時間: 2012年05月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:快閃記憶體  浮柵  電介質 

作者:Young-Min Kwon

資深製程分析師

UBM TechInsights

NAND快閃記憶體在半導體市場的成功主要得益於行動電話和平板電腦市場持續且巨大的成長,以及在電腦中採用高性能固態硬碟(SSD)取代通用硬碟的普及率提升。正如英特爾(Intel)和美光公司(Micron)去年的共同聲明一樣,透過採用最新20nm製造技術加上單元架構中的突破性概念,可望實現具有Tb級容量、由多個晶片簡單堆疊組成的NAND快閃記憶體產品。

在過去幾年中,NAND快閃記憶體已達到了商用記憶體所能實現的最高密度,這可歸功於其卓越的實體可擴展性和每單元2或3位元的多級單元(MLC)技術。然而,由於近來可攜式電子設備對於NAND快閃記憶體的強大需求,導致NAND元件結構持續顯著微縮,以實現更高密度、更快速度以及更低的位元成本。這對於採用傳統架構的次20nm浮閘快閃記憶體單元來說,NAND快閃記憶體中單元尺寸的顯著微縮將面臨重大的阻礙。

針對上述的挑戰,英特爾和美光公司共同成立了一家名為IM Flash Technologies (IMFT)的合資公司,專門進行製程開發,並積極尋求NAND單元縮小的方法,終於成功地首次使用20nm設計規則開發並製造出高密度多級NAND快閃記憶體。IMFT還開發了一種創新的記憶體結構,並導入了全平面化的浮閘單元設計。

IMFT常被視為NAND快閃記憶體製程的主導公司,目前它已推出整合高k值/金屬閘(HKMG)堆疊的單元平面化技術,這種技術能夠有效地克服由於轉向20nm節點或更先進製程時導致的諸多實體和電氣微縮挑戰。

為了更進一步瞭解先進製程技術和創新單元架構,UBM TechInsights公司最近對IMFT公司的20nm 64Gbit MLC NAND進行了分析。

透過在64Gbit MLC NAND快閃記憶體生產中導入20nm製程技術,IMFT將自己定位為實現新製程節點的主導廠商。由於晶片尺寸只有117 mm2,這種NAND元件的面積與IMFT現有的25nm 64Gbit NAND快閃記憶體相較減少了近30%。IMFT的64Gbit NAND快閃記憶體採用單一的多層金屬閘和三層金屬層製造,並採用48接腳的TSOP無鉛封裝供貨。這種64Gbit的快閃記憶體晶片被分成具有單邊焊墊排列的4個庫,記憶體面積效率為52%,約相當於以前晶片面積為162 mm2、25nm 64Gbit NAND元件的效率。

在傳統的NAND浮閘單元中,控制閘(CG)和多晶矽間電介質(IPD)圍繞著浮閘(FG)佈置,耦合因子很大程度上依賴於浮閘側邊,如圖所示。

深入探索

對於20nm及更先進的技術節點來說,單元間距已經太窄而無法再於浮閘間插入控制閘。因此NAND快閃記憶體必須透過消除控制閘-浮閘環繞結構,以便採用平面單元配置。

基於電荷擷取的快閃記憶體(CTF)由於採用平面單元結構,一向被認為是可行的替代方案。但遺憾的是至今還未能見到成功的NAND生產案例。考慮到所有這些因素,將金屬作為控制閘並結合在更薄浮閘上堆疊高k值閘間電介質(IGD)將成為採用現有浮閘NAND快閃記憶體技術持續縮小20nm以下節點NAND快閃記憶體的可能解決方案。

製程關鍵技術和新快閃記憶體單元結構

IMFT採用全平面單元架構的20nm技術以及先進的關鍵製程,已經克服了在小型快閃記憶體元件中多項傳統浮閘單元架構的關鍵問題:

o 控制閘(CG)多晶矽填充縮小了相鄰浮閘間的距離

o 單元到單元干擾

o IPD的微縮限制和更小的CG到FG耦合比

為了製造20nm NAND單元,在一些重要的微影步驟中必須採用先進的單元間距縮小技術(如雙倍圖案技術)。為了形成20nm以下節點設計規則的圖案,也必須建置四倍圖案形成技術,以克服193nm ArF浸入式雙倍圖案方法的限制。然而,這仍然是一種較不實際的方法,因為解決這種問題所需的極紫外微影(EUV)工具對於快閃記憶體生產來說仍然過於昂貴。對於這種NAND元件來說,字線和位元線方向尺寸均約為40nm的單一快閃記憶體單元佔用的實體單元面積為0.0017 um2。因此這種單元最可能成為NAND生產的最小單元。在這種NAND元件中已經實現了平面浮閘結構,同時還有多晶矽浮閘、高k IGD堆疊和金屬控制閘。

對於新的單元結構來說,氧-氮-氧(ONO)IGD層被高k電介質堆疊所取代,從而恢復平面單元結構中應減少的FG到CG耦合比。同時也可以採用更薄的多晶矽浮閘技術來降低單元到單元的干擾。基於金屬閘的字線是透過使用硬光罩層蝕刻多個閘堆疊進行定義的。由於單元間距顯著縮小,單元間電容耦合的增加將成為一個嚴重的問題,因為增加的單元到單元干擾將導致單元性能退化和可靠性問題。為了克服這些問題,單元閘和金屬位元線都採用一種氣隙隔離製程。氣隙結構據稱可作為低介電常數的間隙填充材料。位元線的觸點則形成一種交叉佈局,以實現更好的微影效益,以及具有68條字線的NAND串。

就IMFT的20nm MLC NAND快閃記憶體來說,新單元架構結合關鍵整合技術相當具有前景,可望透過更積極的單元微縮,進一步擴展傳統浮閘快閃記憶體的生命週期。然而,隨著浮閘幾何尺寸進一步減少,所擷取到的電子將急劇減少,從而可能導致在1x-nm MLC NAND快閃記憶體中需控制20個以下的電子。由於主流行動應用中的微縮要求以及可靠性的挑戰更高得多,使得創新元件概念或替代性記憶體解決方案(如IMFT最新NAND快閃記憶體元件中使用的方案)已經準備好在不久的將來取代NAND快閃記憶體之故。

舉例來說,在這種NAND中見到的CTF加上3D配置,即可視為近期現有平面NAND快閃記憶體技術的可替代方案,而各種大量新的記憶體概念正興起中,並競相作為NAND快閃記憶體的替代方案。浮閘NAND快閃記憶體目前尚未達到瓶頸,但最終也將達到微縮極限。讓人十分感興趣的是,IMFT和其它快閃記憶體製造商未來在共同克服這些微縮限制時將有何轉變。


圖一:傳統浮閘NAND(IMFT的25nm NAND快閃記憶體)


圖二:平面浮閘NAND(IMFT的20nm NAND快閃記憶體)





投票數:   加入我的最愛
我來評論 - IMFT 2奈米64Gbit MLC NAND快閃記憶體...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首