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賽靈思新一代Vivado設計套件首度公開應用

上網時間: 2012年08月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:Vivado  FPGA  C語言  RTL  ISE Design Suite 

讓C語言與RTL系統轉換的建置速度加快四倍,並可提升15%效能

賽靈思(Xilinx, Inc.)日前開放其新一代設計環境 Vivado Design Suite ,並為保固期內的 ISE Design Suite 客戶免費提供 Vivado 設計套件2012.2版本。這次全面發佈分為兩階段:第一階段的目標在於加快 C語言與 RTL 系統轉換的建置速度,而第二階段則是加速系統級的功能整合。

Vivado設計套件2012.2版本不僅提供一個高度整合的設計環境(IDE),更具備完整的新一代系統至晶片級(system-to-IC)設計工具,其中包括:高階合成、具備業界最佳SystemVerilog支援的RTL合成、創新的分析型佈局與繞線、以及以SDC為基礎的先進的時序引擎,可將建置速度提升四倍,並能協助研發業者大幅提高設計生產力。

有鑒於現今設計的規模與複雜度,研發人員面臨許多設計挑戰,常常無法達到自動完成設計的目標。Vivado 設計套件 2012.2版本的佈局與繞線技術採用各種分析技巧加快建置週期,為佈線壅塞、總線路長度與時序等多重與同步設計的方法進行最佳化。對於複雜的設計案,Vivado 設計套件 2012.2版本將能提升15%的效能。相較於ISE設計套件,Vivado 設計套件2012.2版本在速度方面領先1個速度等級,同時和競爭元件相比,Vivado 設計套件 2012.2版本在中階產品系列可帶來超過3個速度等級的高效能優勢,同時在高階產品系列提供了更好的的效能功耗比,更能夠為各系列的低成本產品帶來更佳的效能。

賽靈思延續在電子系統級(ESL)設計的領先優勢,針對所有All Programmable 7系列FPGA和Zynq-7000 EPP SoC元件推出Vivado高階合成(HLS)方案。目前仍在保固期內的ISE Design Suite DSP Edition與System Edition的客戶可免費使用Vivado HLS。設計人員可將其C語言、C++或System C語言編寫的程式碼合成為RTL語言,為複雜的演算法快速了解各種建置架構。Vivado HLS亦藉由建構快速模擬模型來整合系統生成工具,讓客戶快速開發視訊、成像、雷達和基頻無線電等各種應用。Vivado HLS不僅加快演算法的建置,更可將驗證時間縮短1萬倍,並可支援RTL微架構分析,藉以改進系統效能。

為進一步提升設計生產力,賽靈思持續與不斷增加的聯盟計畫的主要成員加強合作,確保各款IP核心均通過驗證,而各種設計工具都能及時推出以輔助ISE設計套件與Vivado設計套件工具。這樣的合作關係對於Vivado設計套件第二階段的發佈也相當重要,其中包含Vivado IP Integrator(一個互動式設計與驗證環境)和Vivado IP Packager,並提供所有限制資訊、測試程式和相關文件,協助賽靈思、第三方IP廠商和終端客戶將核心、模組和已完成的設計整合成一個封裝。

針對尚在保固期內的 ISE Design Suite Logic Edition與Embedded Edition客戶,賽靈思將提供新版本的Vivado 設計套件,而ISE Design Suite DSP Edition與System Edition的客戶則會收到Vivado Design Suite System Edition,且不需支付額外費用。

賽靈思將於明年初Vivado 設計套件第二階段的發佈中,將加入新功能與方法,加速系統整合的時間。請至Xilinx.com下載ISE設計套件與Vivado設計套件的最新版本。同時,客戶亦可上網報名Vivado設計套件的訓練課程。





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