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瞭解時脈抖動 因應下一代計時架構挑戰

上網時間: 2012年10月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:時脈  抖動  計時  遠端通訊  互連 

作者:Juan Conchas

資深產品行銷經理

Aleksandr Borodulin

應用工程師

Micrel公司

在如今的兆位元級(Terabit)遠端通訊系統領域,先進的晶片至晶片介面以及高頻寬互連,皮秒計時世界已遠遠無法滿足要求。由於設計工程師力求從訊號抖動容許量中縮減每一飛秒,如今先進的計時已必須具備次皮秒性能了。隨著設計週期日益壓縮以及上市時機壓力的增加,要完成這種任務著實不易。

儘管如此,仍存在一些可以改善抖動情況的系統方法。透過精心選擇適當的技術並與具有正確專業知識的元件供應商合作,人們無需耗盡時脈設計工程資源即可能實現終端系統中所要求的超低抖動。本文將討論一些主要挑戰,重點討論進行正確的設計權衡和元件選擇時的注意事項。

背景介紹

理想的系統不存在位元誤差,因為所有的訊號都正好在指定時刻到達,且所有頻率都非常精確。在實際的系統中,訊號可能會比預期到達的時間稍早或稍晚一點。這會導致位元誤差,必須列入訊號抖動容許量。抖動是指一個訊號預期到達時間與實際到達時間之間的偏差,相位雜訊表示在載波頻率之外有訊號能量存在。隨機抖動乃高斯分佈,以均方根值表示,該分佈的一個標準偏差。由於高斯分佈是無界的(在無限採樣條件下),通訊系統不可能完全沒有誤差。相反地,通訊鏈路具有最大的位元誤差率(BER),對高速通訊設備來說通常大約是10-12。為達到理想的BER,必須從表1中選擇適當的N值應用於下列公式中,以解釋隨機雜訊的一些標準偏差:

Tj = N x Rj + Dj

其中,Tj是總體抖動、Rj為隨機抖動、Dj為確定性抖動


表 1: 隨機雜訊的標準偏差。

通常,大多數數據通訊標準,如乙太網路和光纖通道等,都會在0.3UI範圍內指定有最大的輸出抖動容許量。與此相反,大多數電信標準都更加嚴格,要求總體抖動低於0.1UI。下表2將UI要求轉化成時域,並顯示達到10-12 BER所需的Rj:


表 2:數據通訊與電信標準。

並非所有的時脈相位雜訊都可轉化成線路輸出。然而,測量時脈抖動的相位雜訊的頻寬通常在很大程度上或完全取決於時脈。因此,時脈選擇決定著能否輕易成功地滿足輸出抖動容許量。

AFM vs. PLL

透過使用各種鎖相迴路(PLL)合成器和類比頻率調變(AFM)拓樸結構,就能產生時脈頻率。這些頻率的產生和轉換電路非常重要,因為SoC和系統元件通常需要當時缺少的頻率。使用哪一種技術取決於終端系統中所需的抖動性能和頻率靈活性。與具有齊全技術工具套件的供應商合作以權衡靈活性和性能非常重要,有助於快速做出正確的決定。

如果要求具有最低的相位雜訊和最佳的抖動性能,應該使用AFM。AFM結構簡單,不含反饋迴路,可滿足如今所需的任何抖動性能要求。它是完全類比的,雖然仍具有基本的20logN限制,但在放大過程中,它不會為輸入基頻增加太多雜訊。AFM能夠乘以2的冪次方,透過在原始頻率的兩邊產生一個脈衝使輸入頻率加倍。重複這個過程可以有效地使頻率增至原來的四倍。理論上,對於AFM能夠串聯多少次則沒有限制。實際上,每一次加倍都會引起小量的佔空比失真和確定性抖動。必須重新調整時脈以消除這些誤差。因此,實際極限是原始輸入頻率的四倍。圖1顯示了AFM相位雜訊。


圖 1:AFM 相位雜訊

PLL的種類

鎖相迴路(PLL)合成器在靈活性方面頗具優勢。鎖相迴路(PLL)分兩種,從這兩種中進行選擇涉及到在靈活性和性能方面做出正確的權衡。整數N鎖相迴路(PLL)可提供最佳抖動性能,而且可滿足目前所有的抖動要求(最嚴格的除外)。整數N分頻鎖相迴路(PLL)已經過最佳化,可以輸出的頻率為Fout = N × Fin (其中 N 為整數)。有一些先進的多相架構可實現 Fout = N/8 × Fin,使輸入決輸出頻率更加細化。然而,對於倍頻係數的大小卻有限制。

最靈活的鎖相迴路(PLL)在反饋通路上有一個調變器,使其能夠在鎖定至任意輸入頻率的同時輸出任何頻率。這種拓樸結構通常被稱為分數N,能產生Fout = N.M × Fin的輸出頻率,其中M可以是一個非常長的小數、近似於N的十億分之一(ppb)。由於調變器位於反饋通路中,可向相位偵測器提供反饋,它產生的雜訊會隨著輸入基準雜訊出現。雜訊經過鎖相迴路(PLL),再由迴路頻寬過濾。高頻調變器雜訊已被衰減過了。然而,低頻混合雜訊不能由迴路過濾,因此會在輸出端出現。分數調變器具有靈活性的代價就是影響相位雜訊性能。

雖然一些高數據速率應用可容忍調變器產生的更多的抖動,其他應用(如要求將150fs至250fs RMS相位抖動整合於12kHz至20MHz頻率之中的10/40/100十億位元乙太網路)則不能使用分數N分頻鎖相迴路(PLL)。若希望實現次250fs性能,控制整數N的輸入至輸出頻率限制非常必要。要求具備次100fs性能的無線基地台等應用只能採用AFM技術,犧牲額外的靈活性。

乾淨的訊號

隨著通訊系統變得越來越複雜,更多IC都需要時脈輸入。隨著這些系統的速度變得越來越快,這些IC將需要更快、更精確的時脈。設計人員需要選擇使用額外的鎖相迴路(PLL),或使用精密的扇出緩衝器以便在不增加抖動的情況下分佈和複製高性能時脈。

有幾種不同的方式可建構經由傳輸線發送乾淨高速訊號的IC輸入或輸出級。不同類型的輸入決輸出架構具有不同的要求,可產生不同的訊號振幅和偏移,因此由不同的標準定義。每種技術都有其優劣。

從計時方面考慮,具有較大振幅和較快邊緣率的訊號發送標準是較好的選擇。時脈訊號是單純的交流訊號,建議使用交流耦合以實現最佳性能。在進行交流耦合時,如產生直流偏移也沒關係,因為訊號會在接收器中重新偏置。振幅非常重要,因為在高頻狀態下,傳輸線會是訊號的振幅衰減。在較大的系統中,傳輸線可以非常長,有時時脈訊號也會大幅衰減,導致接收器失真。另外,高次諧波會被傳輸線過濾掉,訊號會變成正弦波。大振幅正弦波邊緣較陡,在交叉點(易受抖動影響)的抖動就較少。

設計時脈樹時,必須考慮輸出時的總體抖動,這一點很重要。確定性抖動呈線性遞增,而時脈抖動為一個呈高斯分佈的任意值。因此,必須運用均方根(rms)疊加法來計算總隨機時脈抖動。例如,參考以下的時脈樹:


PA3_T3

我們使用均方根(rms)疊加法來獲得時脈樹輸出時的總體抖動:


PA3_T4

低抖動時脈的設計挑戰

總體抖動主要由時脈樹中雜訊最大的元件控制。儘管緩衝器1和緩衝器2提供的附加抖動分別為76fs_rms和55fs_rms,但由於運用均方根(rms)疊加法,這兩個緩衝器所增加的總體抖動幅度僅為17fs_rms。乍看之下,這似乎微不足道。然而在一個複雜的高速系統中,單一時脈也能透過大量的扇出緩衝器分配至成千上萬的接收器。因此,它們累積產生的總抖動將變得非常大。

高頻寬應用中常見的功耗要求會為設計低抖動時脈帶來更大的挑戰。由於先進的電路板中通常採用多種高速IC,包括訊框器、測繪儀、處理器和現場可編程邏輯元件(FPGA),它們對電源的要求通常比較複雜,要求其具備重負載轉換能力。在這些系統中,電源軌不會完全純淨。高強度電流的要求迫使系統設計人員使用可產生雜訊的開關電源。通常,該雜訊為頻率在100kHz到幾MHz之間的寬頻帶,置於感測IC(需要一個偏移範圍為12kHz到20MHz的純淨光譜)的通頻帶中。在很多情況下,該雜訊難以預測,因為紋波的頻率和振幅會隨著負載的變化而變化。因此,設計能在整個波段有效過濾雜訊的電源去耦網路可能極具有挑戰性。

圖 2 顯示當時脈IC整合至一個系統時的相位雜訊狀況。頂部曲線表示具有最低甚至沒有任何電源雜訊抑制的設備。它依靠外部深層過濾提供潔淨的輸出訊號。下方曲線表示具有強健晶片上電源雜訊抑制的設備。透過在晶片上整合低壓輸出穩壓器可實現雜訊抑制。在驅動敏感的SOC(如要求將最大為1psRMS 的抖動整合於12kHz至20MHz的頻率之間的十億位元實體層)時,未經過充足的晶片上電源電壓(VDD)過濾的時脈設備理論上滿足要求,但在實際系統中卻不合格。


圖 2:整合至一個系統時時脈IC的相位雜訊

由於時脈IC是混合訊號電路,存在一些感應節點,在這些感應節點處,可將雜訊注入時脈訊號。任何單端接地、缺少共模抑制的子電路都可能對雜訊非常敏感,尤其是那些以VDD平面為基準的子電路。使用晶片上的低壓差線性穩壓器(LDO)將這些節點與VDD雜訊隔離是最好的方法。事實上,大多數穩定的IC都是使用低壓差線性穩壓器(LDO)來驅動每個電路的。但穩壓器必須是寬頻的,且能提供實質性的電源抑制。否則,他們在有高電源雜訊的情況下用處不大。外部深層過濾仍然有其必要性。這並不是一項簡單的任務,許多IC設計團隊在研發產品時都容易忽略這一點。

時脈供應商千萬不能再忽略電源雜訊的影響。隨著抖動容許量的減少,供應商通常都會提供電源雜訊抑制測試結果,讓系統設計人員能夠在提供特別元件之前進行正確的權衡。選擇較弱的IC但卻不知道應將其切實去耦,可能會導致產品研發延期。在最壞的情況下,它會大幅阻礙整個系統的運轉,甚至會使系統無法運轉。

隨著業界逐漸向更高速度及更大系統轉型,皮秒時脈開始更加注重高性能並過渡到消費市場,數據通訊和電信硬體設計人員面臨著新的挑戰和新的權衡折衷。抖動性能已成為選擇鎖相迴路(PLL)時的主要考慮因素。設計人員必須與專業的供應商密切合作,為其應用選擇合適的合成器和配電網路。





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