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善加運用LabVIEW FPGA IP Builder

上網時間: 2012年10月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:LabVIEW  FPGA  IP Builder  外掛軟體  高階合成 

LabVIEW FPGA IP Builder 是 LabVIEW FPGA 的外掛軟體,可將高階合成 (High-Level Synthesis,HLS) 技術整合 LabVIEW 與 NI FPGA 架構硬體的強大功能,進而產生高效能 FPGA IP。本技術文件詳述 LabVIEW FPGA IP Builder 的基本原則,並示範如何善加運用以享有更優異的系統成效。

FPGA 裝置結合了軟體架構的重新設定功能,以及硬體的穩定度與精確度,因此可針對嵌入式開發提供強大平台。即便 NI LabVIEW FPGA Module 可以降低數位電路設計固有的複雜度,但如果想要充分發揮 FPGA 的功能/效能,使用者還是必須掌握幾個進階的優化概念。隨著合成技術研究日新月異,現在使用者可透過全新的工具來提高成果品質,完全不需要進階的優化技巧。

LabVIEW FPGA IP Builder 是 LabVIEW FPGA 的外掛軟體,可將高階合成技術整合 LabVIEW 與 NI FPGA 架構硬體的功能,進而產生高效能 FPGA IP。有了這個外掛軟體,即可使用 LabVIEW 程式圖並根據程式碼分別提供的指令,以不同的效能特性多次實作相同的運算式。由於這些指令與程式碼分開儲存,使用者可輕鬆掌握設計方面的取捨問題,並且重複使用 IP 以滿足設計規定,不用修改也不用重新檢驗。

如果 LabVIEW FPGA 生態系統中不同 IP 的來源無法提供所需的運算式或處理函式,又或者現有 IP 無法滿足效能/資源使用率的相關規定,那麼 LabVIEW FPGA IP Builder 會非常實用。這樣一來使用者即可順利達成任務,同時提高生產力,無論是第一次處理 FPGA 專案或已精熟 LabVIEW FPGA 都一樣。

如果要挑戰更高難度的 FPGA 應用,也可以考慮使用 LabVIEW FPGA IP Builder 來撰寫運算式,其效能可媲美手動優化的單週期 Timed Loop (SCTL) 程式碼。如果進階的 LabVIEW FPGA 使用者早已熟悉 SCTL 優化技巧,也可以透過這款外掛軟體來輕鬆改善現有 IP 的重複使用率,不只是透過設計指示來訂立新的效能目標而已。

請下載PDF文件,以閱讀完整文章。

本文由NI提供





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