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Cadence數位流程加速CSR低功耗混合訊號IC試產

上網時間: 2012年10月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:Encounter  EDI  IES  CLP  CPF 

益華電腦(Cadence Design Systems)宣佈, CSR plc運用 Cadence Encounter 數位設計實現(EDI)系統、 Cadence Incisive 企業級模擬器(IES)與 Cadence Conformal Low Power (CLP)檢查工具,加速複雜的低功耗、混合訊號晶片試產。Cadence數位流程讓CSR能夠快速而且高效率地將40奈米結合低功耗 BluetoothWi-Fi 晶片投入試產,帶來卓越的功耗、面積最佳化並縮短上市時間。

多重頻道晶片內含一些類比區塊、數百萬級邏輯閘、多重電壓區塊和複雜可切換的電源領域。Cadence益華電腦以階層式共通功率格式(CPF)為基礎的低功耗設計意圖方法,讓CSR能夠精準地掌握和管理整個流程中的低功耗設計意圖。

EDI 系統有助於減少電源領域交叉,更容易實現多重供電設計。其成果就是顯著的節能,同時實現自動化的面積與效能最佳化。在驗證方面,CSR運用 IES 執行具備電源意識(power-aware)的模擬,和運用 CLP 執行正式檢查,以對照標準 CPF 而確認電源架構是否正確。

此外, EDI 系統的時序與訊號完整性工程變更(ECO)幫助大幅加速 sign-off 關聯性修正週期,獲致更快速的時序收斂與訊號完整性 signoff 。所實現的生產力提升幫助 CSR 縮短了好幾個星期的設計時程。

「在其他最近的多重頻道晶片試產方面,Cadence EDI系統與低功耗設計方法讓我們能夠高效率地設計實現,並實現一貫化設計與多重供電領域限制的最佳化,涵蓋複雜的數位導向混合訊號階層。」CSR技術長Steven D. Gray博士表示:「我們在節能上獲得顯著突破,並達成更快速的時序與訊號完整性 signoff 。由於這次試產成功,我們深具信心能夠在本公司所有行動連線與汽車設計方面普遍地運用Cadence EDI系統與CPF導向低功耗流程。」

Cadence Encounter RTL-to-GDSII 流程幫助設計團隊達成功耗、效能與面積的最佳化,在先進製程上實現全世界最精密的高效能、低功耗設計。完善整合的Cadence流程包括 Encounter RTL Compiler 、 EDI 系統與通過 signoff 驗證的 Cadence QRC Extraction ,還有 Encounter Timing System 。 EDI 系統中最新的 GigaOpt 最佳化引擎駕馭多重CPU的威力,更快速地實現遠勝過傳統最佳化引擎的高品質佳績。而且,完善整合的 CCOpt 技術結合 clock tree synthesis 與邏輯/實體最佳化,達成顯著的節能、效能與面積改善。

「消費性電子的低功耗混合訊號設計需求突飛猛進。CSR設計團隊選擇Cadence就是看重成熟而且周延的低功耗解決方案,能夠克服最嚴苛的複雜SoC設計挑戰。」Cadence晶片實現事業群研發資深副總裁徐季平(Chi-Ping Hsu)表示:「Encounter數位流程提供了可預測的設計收斂路徑,滿足甚至超越CSR緊迫的設計與上市時間需求。我們與CSR密切合作,協助實現這種創新低功耗與混合訊號SoC的試產成功。」





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