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台積電20奈米客製化設計參考製程採用Cadence方案

上網時間: 2012年10月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:台積電  益華電腦  Cadence  20奈米  客製化設計 

益華電腦(Cadence Design Systems)宣佈,晶圓代工大廠台積電(TSMC)已經選用 Cadence 解決方案於其 20奈米設計基礎架構,涵蓋 Virtuoso 客製/類比與 Encounter RTL-to-signoff 平台。台積電採用Cadence益華電腦技術運用於其客製化設計參考製程,透過共通的技術規畫與完善整合的同步類比與數位佈局,實現了設計客製與數位輔助類比電路的有效方法。

Cadence表示,台積電20奈米參考製程融合Encounter與Virtuoso的全新功能與方法,兼顧新興的重要電路特性、時序收斂與設計尺寸。對客製/類比設計人員而言,Virtuoso技術在業界標準OpenAccess資料庫中支援新的20奈米限制,包含G0規則、互動式配色實現有色彩意識的佈局(color-aware layout)、條件導向的預先配色流程、奇數迴路的防止與偵測(odd-cycle loop prevention)、局部互連層專屬的先進Pcell基墩(Pcell abutment)與支援。Cadence整合式實體驗證系統是在Virtuoso平台中整合Cadence益華電腦實體驗證系統的設計技術。

對數位設計人員而言,Encounter RTL-to-GDSII支援20奈米規則、嶄新FlexColor雙重曝影(double- patterning)技術實現自動建構校正(correct-by-construction)佈局與繞線,還有Encounter RTL Compiler加上Encounter數位設計實現(EDI)系統的GigaOpt最佳化,以更短的週轉時間實現更高的成品品質。

在Signoff方面,Cadence Encounter時序系統提供先進的波形建模與多值SPEF以實現雙重曝影RC萃取。Cadence QRC Extraction提供具備DPT意識的條件萃取(corners extraction)技術,支援LEF/DEF與GDSII製程。Cadence實體驗證系統提供20奈米雙重曝影與漸進式DRC校正的支援,現在還有台積電設計規則(rule decks)可供實體驗證系統使用。

Encounter Power System提供精準、基本與複雜的依賴拓撲結構(topology-dependent)的EM規則,而且Litho Physical Analyzer與Litho Electrical Analyzer已經更新而擁有20奈米模型以供熱點分析與修正。

「Cadence益華電腦專心致力於為客戶提供克服低功耗等當今複雜設計的最大挑戰所需的技術。」Cadence益華電腦晶片實現事業群資深副總裁徐季平表示:「我們一直與台積公司和雙方的客戶密切合作,開發周延的解決方案以克服20奈米設計挑戰。我們的Virtuoso與Encounter 20奈米技術獨步業界而且完善整合,提供一致化流程,克服最嚴苛的低功耗混合訊號晶片的挑戰。」

「搭配設計工具以滿足20奈米需求是一項複雜的任務,唯有透過緊密的合作方能實現。」台積電設計建構行銷處(Design Infrastructure Marketing)資深處長Suk Lee 表示:「20奈米製程需要全新的方法完成設計生態環境的準備,以便在製程準備就緒時即開始進行量產設計。我們與Cadence益華電腦的合作涵蓋了完整的混合訊號與數位流程,以確保能夠實現及驗證雙重曝影的需求。這將協助雙方客戶採用此新製程儘速產出有效晶片。」





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