DDR記憶體電源

CMOS 邏輯系統的功耗主要與時脈頻率、系統內各閘極輸入電容及電源電壓有關，裝置尺寸縮小後，電源電壓也隨之降低，使得閘極大幅降低功耗。這種低電壓裝置擁有更低的功耗和更高的運作速度，因此系統時脈頻率可升高至 Ghz 範圍。

在這些非常高時脈頻率下，控制性阻抗 (controlled impedance)、正確的匯流排終止和最小交越耦合 (cross coupling)，可產生高傳真 (high-fidelity) 的時脈訊號。傳統上，邏輯系統僅對一個時脈邊緣的資料計時，而雙倍資料傳輸速率 (DDR) 記憶體會同時對時脈的上升邊緣和下降邊緣計時，這會使資料輸出量加倍，而系統功耗增加極少。

提高資料傳輸速率需要謹慎設計時脈分佈網路，使振鈴 (ringing) 和反射 (reflection) 效應降至最低，否則可能會導致對邏輯裝置進行無預警計時。圖一顯示兩種適用的匯流排終止方案。

在第一種方案 (A) 中，匯流排終止電阻放置於分佈網路的末端，並連接至接地。如果匯流排驅動器處於低功率狀態，電阻的功耗即為零。在高功率狀態下，電阻功耗等於電源電壓 (VDD) 平方除以匯流排電阻 (電源阻抗加終端電阻)。平均功耗為電源電壓平方除以兩倍匯流排電阻。

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作者：Robert Kollman / 德州儀器(TI)