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SuVolta發表電路級DDC技術效能與功耗優勢

上網時間: 2013年01月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:Deeply Depleted Channel  DDC  PowerShrink  CMOS  製程 

SuVolta公司展示其「深度耗盡通道」(Deeply Depleted ChannelDDC)技術在效能及功耗方面的優勢。其結果來自於採用 SuVolta PowerShrink 低功耗 CMOS 平台設計以及結合富士通半導體65奈米低功耗製程製造的類比及數位電路

富士通半導體企業資深執行副總裁Haruyoshi Yagi指出,富士通半導體採用 DDC 技術提供65奈米與55奈米製程最佳效能與功耗組合。富士通半導體採用DDC的55奈米低功耗製程技術將於2013上半年商品化。

兩家公司將分別使用富士通半導體的標準製程和 DDC 技術製造的相同電路進行比較。除了其他優勢, DDC 技術將1.2V供應電壓下的數位電路效能提高約30%並維持同等功耗。如將供應電壓降至0.9V, DDC 技術則可在保持相同效能的同時將功耗降低47%。 DDC 在功耗和效能上的提高得益於以下元件參數的優勢:全域以及局部閾值電壓變異減少,基體效應提高,以及有效電流(IEFF)提高。

富士通半導體是 SuVolta DDC 技術的首家授權用戶。自從2011年6月宣佈合作以來,兩家公司在65奈米和55奈米結點共同開發 DDC 技術。在2011年的IEDM會議上,發表透過將 DDC 技術與富士通半導體低功耗製程整合而實現的 SRAM 模組在0.425V低供應電壓下的低功耗執行。2012年的IEDM會議上,SuVolta並展示了 DDC 技術帶來的高速或低功耗執行(取決於設計需求)的電路結果。

其優勢包括相同工作頻率下環型振盪器的動態功耗降低接近50%。而相同功耗下,效能則可以提高大約30%;全域臨界電壓變異更小一個標準差;低供應電壓有效電流(IEFF)提高達80%;適當偏壓可以緊縮設計邊界;運算轉導放大器電路增益即便在低供應電壓下也提升了12dB;全域以及局部鏡像電源匹配都得到提高。





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