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Avago採用Cadence的EDI系統加速設計時程

上網時間: 2013年01月31日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  益華電腦  Avago  數位設計實現  EDI 

Cadence 益華電腦宣布,類比介面零組件領導供應商安華高(Avago Technologies)採用 Cadence Encounter 數位設計實現(EDI) 系統加速設計時程,並大幅提高在大規模 28奈米網路架構晶片上的工程生產力。Avago達成了1GHz的效能,與前代軟體相比,提高了57%。此外,更快速的時序收斂與更少設計重複也縮短了全晶片設計實現周轉時間。

Cadence益華電腦現在與Avago合作新一代高速網路架構晶片──1.5億閘道設計。「與 Cadence益華電腦攜手合作,讓我們大幅提高了28奈米設計的生產力。」Avago公司ASIC產品事業部副總裁兼總經理Frank Ostojic表示:「EDI系統的嶄新GigaOpt技術實現了更佳的周轉時間,這是我們的大型設計能夠符合上市時程要求的關鍵所在。」

EDI系統提供高效率方法,實現功耗、效能與面積的最佳化,使高效能、giga級的設計得以實現。此外,EDI系統中的整合式「in-design」signoff功能確保設計實現時所使用的時序與功耗計算與signoff引擎產生的最終計算之間的關聯性,減少設計實現到signoff階段之間的重複,讓設計團隊享受更高的生產力。

GigaOpt技術──今年初已經在EDI系統中導入──是獨家技術,整合具實體意識的合成(physical-aware synthesis)技術與實體最佳化,實現更快速的時序收斂與關連性更佳的結果。這是高延展性的最佳化技術,巧妙地運用頂尖高效能處理器中的multi-threaded處理能力。在Avago最新的28奈米設計GigaOpt的「佈線導向(route-driven)」最佳化中,工具在流程的初期就會將佈線層納入考慮,對於提高時序最佳化期間所獲致成果的品質具有莫大的貢獻。





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