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賽靈思Vivado設計套件加速SoC設計整合

上網時間: 2013年05月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:Vivado Design Suite  IP  高階合成  函式庫  設計套件 

美商賽靈思(Xilinx, Inc.)宣佈針對其首款SoC級設計套件 Vivado Design Suite 推出全新版本,以及兩項提升生產力的重大功能。 Vivado 設計套件2013.1版本包含一個全新以IP為導向並可加速系統整合的設計環境,同時具備一套可加速C/C++系統級設計和高階合成(HLS)的完整函式庫。

為了加速 All Programmable 元件中高度整合和複雜的設計,賽靈思推出了 Vivado IP 整合器(IPI)的早期試用版。 Vivado IPI 可加速整合 RTL 、 Xilinx IP 、第三方 IP 和 C/C++ 合成的 IP ,而且 Vivado IPI 以 ARM AXI 互連技術和專為IP封包設計 IP-XACT數據等標準為基礎,可提供各種智慧型的自動建構校正封裝設計流程,這些都已針對賽靈思All Programmable解決方案進行最佳化。

以 Vivado 設計套件為設計基礎的IP整合器是一個可辨識元件和平台的互動式圖形設計環境,並適用於 JavaScript ,其中可支援能識別IP的自動AXI互連技術、點選式IP子系統設計、即時DRC、介面設變傳遞,以及強效的除錯功能。當嵌入式設計團隊鎖定Zynq? 7000 All Programmable SoC進行設計時,他們可以更快地識別、重用和同時整合軟硬式IP,以滿足雙核心ARM處理系統和高效能FPGA架構的需求。

為了加速C/C++的系統級設計和高階合成(HLS),賽靈思已將支援業界標準的浮點math.h運算作業和即時視訊處理功能納入 Vivado HLS 函式庫中。超過350家用戶和1,000名以上正評估 Vivado HLS 的客戶,現在都可馬上擁有各種視訊處理功能,而這些功能都已整合在OpenCV設計環境中,並可在雙核心ARM處理系統上執行嵌入式視覺運算功能。

這項解決方案可比目前透過硬體加速的C/C++演算法提升高達100倍的效能。相較於各種RTL 設計輸入流程,Vivado HLS可讓系統驗證和建置時間加速高達100倍。當決定選用Zynq-7000 All Programmable SoC進行設計時,設計團隊現在可以用更迅速的方法為雙核心ARM處理系統開發C/C++程式碼,同時透過高效能的FPGA架構為運算密集型的功能提供自動加速機制。





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