Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

FinFET挑戰與解決之道──客製、數位與Signoff

上網時間: 2013年05月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:FinFET  平面電晶體  微影  製程  挑戰 

FinFET 技術的導入將是電子業界的一大進展;FinFET部署超越了平面電晶體在20nm所展現的基本效能與功耗特性,進而具體實現了製程轉移的價值。FinFET讓業界回到了正軌,然而,嶄新元件類型、193nm波長微影、以生產製造結果為基礎的規則以及材料物理的組合,也造成了全新的技術與協作挑戰。

FinFET是新型的多重閘道3D電晶體,實現重大的效能提升並降低功耗,遠勝過既有的平面CMOS元件。在FinFET中,元件的閘道環繞包裹著通道(如圖一)。這樣可以獲致更佳的電子特性、提供更低臨界電壓和更高效能,以及減少洩漏與動態功耗。

不同於過去的製程,在28nm與20nm的先進製程中,垂直的整合扮演更重要角色;就16nm FinFET技術而言,這尤其真切。為了產生可行的方案,構成實用組合的所有要素(製程、單元庫、EDA與IP)都必須相互最佳化。隨著製造流程進展到生產階段時,實用組合必須要能跟上變化的腳步。由於彼此相互依賴,各元素不可能獨自變化而不影響到其他元素。

英特爾(Intel)開始於22nm使用FinFET技術(他們稱為「三閘極(Tri-Gate)」)的同時,大多數晶圓廠都期待能夠在16nm或14nm採用FinFET。但是,後方金屬層通常繼續維持在20nm。16/14nm FinFET製程的測試晶片試產於2012年首度出現,而最早的客戶設計個案可能在2013年後期開始。

但是,正如許多新技術導入時一般,16/14nm FinFET也造成了一些設計挑戰。這些挑戰大多在於客製/類比端,但是也有些問題是數位設計人員必須注意的。這篇文章從客製/類比、數位、寄生萃取與signoff的觀點來看各種挑戰。

請下載完整版PDF文件: FinFET挑戰與解決之道──客製、數位與Signoff

作者:Rahul Deokar、Gilles Lamant、Hitendra Divecha、Ruben Molina與徐季平/ Cadence Design Systems (益華電腦)





投票數:   加入我的最愛
我來評論 - FinFET挑戰與解決之道──客製、數位與...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首