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Tektronix展示ASIC原型設計除錯解決方案

上網時間: 2013年06月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:Certus 2.0  ASIC  RTL  FPGA  ASIC 

Tektronix近日推出 Certus 2.0 ASIC 原型設計除錯解決方案, 這款軟體套件和 RTL 架構嵌入式儀器,啟用完整的 RTL 級可視性,並讓原型設計平台具備 FPGA 內部可視性功能,對 ASIC 原型設計流程產生了重大的改變。此模擬級可視性能讓工程師能在一天內診斷出多項瑕疵;相較於使用現有的工具,可能要花上一個星期或更長的時間才能達成。

Certus 2.0 讓設計人員針對多個受 FPGA LUT 些微影響的 FPGA ASIC 原型設計中各個 FPGA ,自動檢測其中可能需要的所有訊號。這使主動除錯和檢測策略無需重新編譯 FPGA ,即可針對每一個新行為進行除錯;相較於使用傳統工具,通常要耗費 8 到 18 個小時的冗長痛苦過程。下列為其他的主要功能:按類型和實體名稱自動識別和檢測 RTL 訊號,包括正反器(flip-flops)、狀態機器、介面和列舉類型。

Certus 2.0 可以在不需要任何特殊的接頭、纜線或外部硬體的情況下,在任何現有的商業或客製 ASIC 原型設計平台上運作。無需特殊的外部硬體或消耗 FPGA I/O 資源,即可在晶片上以高速擷取並壓縮許多資料;進階的晶片觸發功能,將邏輯分析儀的觸發方法引進嵌入式儀器,以及跨時脈域和多個 FPGA 的時間關聯擷取結果,提供整個目標設計全系統視圖。

在 2011 年收購 Veridae Systems 後,Tektronix嵌入式儀器解決方案反應出電子系統的設計與自動化 (EDA) 在協助工程師解決不易使用儀器及除錯挑戰上成長的重要性。





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