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聯電與SuVolta共同開發28nm低功耗製程技術

上網時間: 2013年07月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:28nm  CMOS  DDC  FDSOI  PowerShrink 

聯華電子(UMC)與新創公司SuVolta宣佈聯手開發28nm低功耗製程技術,瞄準行動應用。該製程將SuVolta的深度耗盡通道(Deeply Depleted Channel;DDC)電晶體技術整合到聯電的28奈米 High-K / Metal Gate (HKMG)高效能行動(HPM)製程。SuVolta與聯電正密切合作,利用 DDC技術的優勢來降低功耗,並提高 SRAM 的低電壓效能。

SuVolta表示,採用該公司DDC 電晶體技術以 65nm平面 CMOS 製程製造的 ARM Cortex-Mo 處理器核心,可實現最低功耗水準。 DDC技術採用摻雜技術開發電晶體基底平面,從而可為目前的 FDSOI 與 FinFET 製程帶來一種可打造低功耗邏輯電晶體的替代方式。SuVolta的 DDC 技術可實現類似 FDSOI 製程的結果,但卻能避免使用 SOI 初始晶圓的高額成本。

SuVolta表示,該公司目前已經與業界主要的半導體製造商共同展開6項 DDC 計劃部署了,包括從65nm到20nm製程。SuVolta先前曾與Fujitsu Semiconductor合作,後來也傳與Globalfoundries聯手。該公司不只在行動應用處理器看到了巨大的市場機會,同時也著眼於 DRAM 、影像與微控制器等可發揮其降低記憶體功耗的領域。


SuVolta DDC PowerShrink低功耗技術與65nm平面CMOS製程比較
(來源:SuVolta)

根據SuVolta表示,相較於同樣採用65nm CMOS 製程且作業於1.2V電壓的ARM Cortex-M0 處理器,利用DDC電晶體的ARM處理器在0.9 V作業時的建置更具優勢,包括在相同350MHz時脈頻率時的功耗更低50%;在相同功耗條件時,時脈頻率更增加35%;或在相同工作電壓時實現更高55%的時脈頻率。

ARM處理器部門策略與行銷副總裁Noel Hurley表示:「ARM的傳承基於低功耗,因此能進一步改進功耗的技術,如SuVolta的DDC總是深受ARM及其合作伙伴的歡迎。SuVolta展示了DDC技術在ARM處理器的應用,可進一步降低功耗或顯著提高效能。隨著物聯網的擴展,可應用於感測器和其他元件的創新型超低功耗技術對於確立ARM在這場機遇中的主導地位至關重要。」

聯電則與SuVolta共同利用 DDC 技術提供兩種高度靈活的應用方式:透過 DDC PowerShrink 低功耗平台,所有電晶體都能用 DDC技術實現最佳功耗與效能優勢;以及透過 DDC DesignBoost 電晶體調換選項,以 DDC 電晶體取代現有設計中部分電晶體。該選項的典型應用是用 DDC 電晶體取代泄漏功耗大的電晶體來降低泄漏,或者取代 SRAM 位元單元電晶體從而提高效能並降低最低工作電壓(Vmin)。

聯電先進技術開發處副總游萃蓉表示,在接下來的幾週或者幾個月,可望看到聯電與SuVolta共同開發的結果,從而進一步驗證 DDC 技術為聯電28奈米 HKMG 製程帶來的功耗與效能優勢。透過將SuVolta的先進技術導入聯電 HKMG 製程,聯電將提供28奈米行動運算製程平台,以完善現有的 Poly-SiON 及 HKMG技術。”

SuVolta公司行銷與業務開發副總裁Jeff Lewis預計,SuVolta DDC技術與聯電28nmHKMG 製程的整合過程可能花費一年的時間,其間將採用ARM測試晶片也是這項合作關係的一部分。預計該製程技術可在2014年提供給第三方廠商使用,並於2015年量產晶片。

Semico Research公司市場分析Rich Wawrzyniak表示,SuVolta的技術採用平面 CMOS 電晶體與 Bulk CMOS 製程,在提高性能的同時也降低了主動功耗與待機功耗。IHS公司分析師Len Jelinek則表示,「DDC技術可實現微縮至更小製程節點的好處,而不至於明顯增加設計成本,或移植到 3D 或 FDSOI 等新製程技術。」

SuVolta還宣佈聘請Louis Parrillo作為該公司運營長(COO),主導SuVolta DDC技術與幾家合作夥伴的整合計劃。Louis Parrillo曾經任職Unity Semiconductor、Freescale、Spansion與Motorola等公司。

編譯:Susan Hong

(參考原文:SuVolta Process Wins ARM, UMC Support,by Peter Clarke)





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