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賽靈思以全新UltraScale可編程架構向ASIC叫陣

上網時間: 2013年08月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:賽靈思  Xilinx  20奈米  UltraScale  台積電 

繼在 28奈米節點與晶圓代工夥伴台積電(TSMC)合作,領先業界推出 All Programmable 系列 FPGA 、SoC 及 3D IC 元件,美商賽靈思(Xilinx)在7月初宣佈進軍下一代製程,開始投片首款20奈米可編程邏輯元件(PLD)和All Programmable元件,同時著手建置ASIC等級可編程架構── UltraScale。

賽靈思全球資深副總裁湯立人表示,該公司最新開發的 UltraScale 架構著眼於光學傳輸網路、數位影音、無線通訊與雷達等等高效能智慧型系統,對大量封包處理、資料流、I/O與記憶體頻寬、DSP效能的需求,可將20奈米平面製程擴展至16奈米及更先進的FinFET技術,並可從單晶片進展到3D IC;UltraScale架構不僅能解決整體系統流量擴充的問題和延遲率的問題,更可以直接突破了高階製程晶片最大的效能瓶頸,也就是晶片的互連技術。

湯立人進一步指出,一個創新的架構方案,需要管理每秒數百Gb等級資料量的系統效能,以及在全線速下進行智慧型處理功能,並可擴充至Terabit等級流量和Teraflop級的浮點運算效能,但是僅憑提升每個電晶體或系統功能區塊的效能,或者增加系統的功能區塊數量,都不足以達到上述目標,因此必須從改善通訊、時脈、關鍵路徑和互連技術等根本面著手。而賽靈思所採用的的方法是以「智慧型交通流量管理」的概念,藉由增加實際有效佈線路徑的方法,以滿足不斷提升的設計複雜度。


賽靈思藉由增加實際有效佈線路徑的方法,以滿足不斷提升的設計複雜度

UltraScale架構提供一個可運用先進ASIC技術的完全可編程架構,能針對龐大資料流提供最佳化的寬型匯流排支援多重terabit資料流量,並支援多區域的類ASIC時脈、電源管理和新一代安全功能,提供高度最佳化關鍵路徑與內建式高速記憶體,突破各種DSP與封包處理問題。此外該架構針對第二代3D IC系統整合提供晶片之間的步進式頻寬功能,提供大量I/O與記憶體頻寬,能大幅降低延遲率及支援3D IC的記憶體最佳化介面,並運用Vivado工具解決佈線壅塞的問題並進行協同最佳化,讓元件利用率超過90%,而且不會影響效能

將採用台積電20奈米製程的首批UltraScale元件,將會是目前28奈米的Virtex、Kintex FPGA以及 3D IC 系列產品陣容的擴充,並成為未來 Zynq UltraScale All Programmable SoC的基礎。這些元件更將提供全新的高效能架構需求,實現新一代更高智慧的系統。湯立人特別強調,新架構元件的競爭對象其實是ASIC,並非市場上的其他可程式化邏輯元件方案。

UltraScale架構元件的全新的功能包括:配備智慧封包處理與流量管理功能的400G OTN,支援智慧型波束成形技術的4X4 混合模式LTE 和WCDMA 無線電,支援具備智慧型影像增強與識別功能的4K2K 與8K 顯示器,針對情報監視及偵察(ISR)提供最高效能的系統,支援資料中心的各種高效能運算應用。

賽靈思與台積電延續過去合作開發28HPL製程的一致作法,將高階FPGA的需求導入台積電的20SoC製程研發流程。湯立人表示,賽靈思與台積電目前正在16奈米FinFET製程方面進行緊密合作,未來率先採用該製程節點的UltraScale架構元件,會是鎖定高階應用的新一代Virtex系列產品。支援UltraScale架構FPGA元件的Vivado設計套件早期試用版本現已供貨。首批UltraScale元件則預定於2013年第4季開始提供樣品。





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