Global Sources
電子工程專輯
 
電子工程專輯 > 記憶體/儲存
 
 
記憶體/儲存  

先進NAND快閃記憶體比較分析

上網時間: 2013年10月07日     打印版  Bookmark and Share  字型大小:  

關鍵字:快閃記憶體  空氣間隙製程  NAND  IPD 

作者:Jeongdong Choe,TechInsight公司分析師

NAND快閃記憶體(flash)由於具備高性能、高密度以及成熟製程的優點,NAND快閃記憶體元件的使用量正持續快速成長。相較於其它記憶體元件,NAND快閃記憶體技術將繼續朝最小尺寸發展,而且通常會較DRAM或邏輯元件更早遭遇到製程微縮的挑戰。

預計在1z奈米以下節點就會面臨嚴重的微縮難題,因此研究人員們正研究其它新興的記憶體技術,例如自旋轉矩移轉磁性隨機存取記憶體(STT-MRAM)、相變RAM和磁阻RAM等。從2012年到今年第1季,已經有6家公司主導了這個市場。

TechInsights公司最近比較了所有先進的2x/1x奈米NAND快閃記憶體產品,包括Sandisk/東芝(Toshiba)的24nm和19nm、海力士(SK-Hynix)的26nm、IM Flash Technologies(IMFT)的25nm和20nm,以及三星的27nm和21nm NAND快閃記憶體。該公司發表的報告介紹了NAND陣列單元目前使用的所有製程和元件技術。用於比較的參數包括每種NAND快閃記憶體元件的記憶體陣列和NAND串效率、阱結構、自校準淺溝隔離(SA-STI)以及自校準製程(SAP)、有效浮閘(FG)高度,以及與串擾有關的幾何尺寸、控制閘(CG)填充係數、氣隙製程整合與雙重圖案技術等。

隨著NAND陣列單元不斷微縮,浮閘電荷遺失成為一個重要問題,它將造成單元電晶體中出現較大的閾值電壓漂移。當NAND浮閘縮小到10nm級時,大多數製造商將繼續採用厚浮閘結構結合氣隙製程技術或薄平面浮閘結構作為儲存節點,如下圖所示。根據對於字線/位元線半間距的比較,大多數元件(三星的27nm和IMFT的20nm除外)都使用較高的位元線半間距。

每種元件的NAND儲存節點結構圖。
每種元件的NAND儲存節點結構圖。隨著元件不斷縮小,大多數的製造商使用12nm或更薄的多晶矽介電(IPD)層,因為IPD層的實體厚度是未來NAND元件微縮的一個關鍵因素。IMFT藉由採用平面結構,大幅降低了浮閘的高度,從而得以減少單元干擾,以及提高製程的可靠性。

IMFT的20nm NAND元件具有迄今為止最小的單位單元面積。其25nm元件在淺P阱與深N阱之間使用了一個更低摻雜的P阱,從而可能進一步減少結點電容。隨著元件不斷縮小,大多數的製造商使用12nm或更薄的多晶矽介電(IPD)層。這意味著IPD層的實體厚度是未來NAND元件微縮的一個關鍵因素。大多數先進NAND元件上的通道氧化物厚度已減少至6nm了。由於SA-STI和SAP的困難,控制閘和浮閘高度也相應地減少。IMFT藉由採用平面結構,大幅降低了浮閘的高度,這種方式不僅得以減少單元干擾,還能提高製程的可靠性。

其它問題還包括單元到單元干擾、IPD完整性、單元作業窗口以及編程干擾。從製程的觀點來看,當浮閘到浮閘的間距小於20nm時,10nm厚的IPD層就不再是一種有效的絕緣阻障層了。在IPD層之間的狹窄空間中進行控制閘多晶矽填充則是10nm技術節點的另一項障礙。因而需要可控制缺陷的沈積製程,包括表面的微孔消除。為了實現單元耐用度與數據保持功能,在浮閘/控制閘和位位線金屬走線上都要採用氣隙架構。

圖2比較了每一種NAND元件的閘極氣隙結構。所有的NAND製造商都採用氣隙製程來取得高性能和可靠性。東芝在其19nm NAND元件上建置氣隙製程,三星則將這種製程應用在其21nm元件上。IMFT公司自從25nm NAND技術後就同時為其字線和位元線結構上使用了更加成熟的氣隙製程。

在各種NAND元件上的閘極氣隙結構(位元線方向)比較。
在各種NAND元件上的閘極氣隙結構(位元線方向)比較。採用先進的閘極空氣間隙製程可實現高性能與高可靠性。東芝19nm NAND元件採用氣隙製程,三星將該製程應用於21nm元件,IMFT則使用源於其25nm NAND元件的成熟氣隙製程。

圖二:在各種NAND元件上的閘極氣隙結構(位元線方向)比較。採用先進的閘極空氣間隙製程可實現高性能與高可靠性。東芝19nm NAND元件採用氣隙製程,三星將該製程應用於21nm元件,IMFT則使用源於其25nm NAND元件的成熟氣隙製程。

至於3D可堆疊NAND快閃記憶體方面,一些主要的NAND製造商已經透露自家的3D NAND架構了,例如結合矽穿孔(TSV)技術、TB級單元陣列電晶體和垂直閘NAND的管線形狀位元成本可擴展(p-BiCS)架構。大多數的3D NAND架構都基於6F2(3F×2F)單元尺寸,但閘極製程和元件結構會有所不同。使用3D可堆疊NAND結構可降低每位元成本,但從經濟的角度來看,也有必要整合超過32層。

為每一種垂直單元電晶體提供一種統一、可重覆且可控性強的製程順序極具挑戰性。如果3D可堆疊NAND快閃記憶體製程技術的成熟度不足以取代1z奈米技術節點所用的傳統或薄浮閘結構,那麼製造商也可能採用新興的非揮發性記憶體元件來取代2D NAND元件。

(參考原文:Comparing Leading-Edge NAND Flash Memories,by Jeongdong Choe)





投票數:   加入我的最愛
我來評論 - 先進NAND快閃記憶體比較分析
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首