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新思與台積電合作開發16奈米FinFET參考流程

上網時間: 2014年01月28日     打印版  Bookmark and Share  字型大小:  

關鍵字:台積電  16奈米  Synopsys  FinFET  設計實作 

新思科技(Synopsys)宣布,該公司為晶圓代工大廠台積電(TSMC) 16奈米 FinFET 參考流程提供完整的設計實作解決方案;雙方共同開發的參考流程乃奠基於台積電的設計規則手冊(Design Rule Manual,DRM) V0.5版及 SPICE 中的工具驗證

台積電與新思科技將繼續合作,就設計工具進行16奈米FinFET V1.0版驗證,合作內容包含元件模型模擬 (device modeling)和寄生元件參數擷取 (parasitic extraction)、布局繞線(place and route,P&R)、客製化設計、靜態時序分析(static timing analysis,STA)、電路模擬、電源分析(rail analysis),以及包含在新思Galaxy實作平台(Implementation Platform)的實體及電晶體驗證技術。

SoC設計團隊可使用通過矽晶驗證(silicon-proven)的解決方案,執行以 FinFET 為主的設計,再加上參考流程,則台積電 16奈米製程的先期採用客戶便可發揮 FinFET 技術,開發出更快速、更具功耗效率的設計。

台積電推出的完整實作解決方案,能讓16奈米參考流程的先期採用客戶,充分實現功耗、效能、面積及製造的技術優勢。而新思科技Galaxy實作平台提供支援台積電16奈米參考流程的工具和方法論,包括:

˙IC Compiler──先進技術支援16奈米FinFET量化(quantized)規則、FinFET格線置放(grid)規則以及先進的優化方法論,包括PBA vs GBA時序關聯及低電壓分析,以達最佳效能、功耗及面積。

˙IC Validator──利用DRC及DPT的規則檢查,檢驗FinFET參數,包括邊界(fin boundary)規則以及延展式 dummy cell。

˙PrimeTime──先進的波形傳播(waveform-propagation)延遲計算,提供FinFET製程所需的絕佳STA簽核(signoff)正確性。

˙StarRC──首創使用FinFET「實際剖繪資訊(real profile)」,為正確的電晶體層級(transistor-level)分析,提供最準確的MEOL (middle-end-of-line)寄生元件參數擷取。





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