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Cadence成功協助瑞昱縮減數位電視SoC面積

上網時間: 2014年02月20日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  Realtek  RTL  數位電視  SoC 

益華電腦(Cadence Design Systems)宣布,瑞昱半導體(Realtek Semiconductor)成功運用 Cadence Encounter RTL Compiler 具實體意識的 RTL 合成技術縮減數位電視 SoC 面積,並具體實現在高度整合的多媒體SoC── Imagination PowerVR SGX544MP2的40nm設計上。

RTLCompiler獨特具實體意識的全面映射技術實現資料路徑最佳化,能夠縮小Imagination設計的關鍵元件。瑞昱半導體駕馭先進合成技術,更妥善地結構和映射邏輯到更小的網表(netlist),並在量產運用EDI數位設計實現系統(Encounter Digital Implementation System)成功地收斂時序而獲得佳績。

瑞昱半導體發言人、副總陳進興表示:「由於切換至RTL Compiler讓我們能夠實現縮減GPU設計的佔用面積,而達成更快速的流程。我們不斷努力提高我們產品的價值,同時在給定的表現範圍內達到任何面積或功耗的縮減,能夠提供給我們的客戶在具競爭價格下更高效率的產品,就是脫穎而出的重要關鍵。」

瑞昱半導體也同時在此複雜的 40nm GPU 上首次採用 Cadence的EDI系統於塊級(block-level)的收斂,運用EDI系統的階層式設計方法(hierarchical flow)幫助實現更快的GPU和提升SoC設計定案(tapeout)的可預期性。





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