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Cadence與GLOBALFOUNDRIES宣佈最新合作成果

上網時間: 2014年03月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  GLOBALFOUNDRIES  認證  設計定案  28奈米 

益華電腦(Cadence Design Systems)宣布,晶圓代工業者 GLOBALFOUNDRIES 已經認證 Cadence 實體驗證系統(Physical Verification System,PVS)適用於65nm至14nm FinFET 製程技術的客製/類比、數位與混合訊號設計實體signoff。同時Cadence也與GLOBALFOUNDRIES共同發表首款 28奈米超低功率製程 ARM Cortex-A12 處理器晶片設計定案。

GLOBALFOUNDRIES的認證涵蓋 Cadence 認可的PVS規則台(rule decks),適合於Cadence Virtuoso 整合式實體驗證系統(Integrated Physical Verification System)、Cadence Encounter 數位設計實現系統(Digital Implementation System)與全晶片signoff中所使用的實體驗證。對雙方客戶而言,通過認證的Cadence PVS規則台是不可或缺的,能夠在Cadence類比與數位流程中完全發揚設計中實體驗證(in-design physical verification)的優勢,還能使全晶片實體signoff完美無缺。

雙方的客戶現在可以在PVS進行標準化,透過與Cadence Virtuoso客製IC設計平台和Encounter數位設計實現系統的密切整合而實現設計中signoff,甚至實現全晶片signoff。設計中PVS (In-design PVS)讓客戶們無論在Virtuoso或Encounter平台中,都能夠即時偵測錯誤、產生修正指南、遞增式驗證修正,以及預防新的錯誤。

Virtuoso整合式實體驗證系統(Integrated Physical Verification System)將signoff PVS技術整合到Virtuoso Layout Suite中,並以互動式「即時」模式在繪製的同時驗證設計。Encounter數位設計實現系統(Digital Implementation System)中具備時序意識的PVS遞增式金屬填充作法大幅縮短了signoff ECO (工程變更)周轉時間,遠勝過傳統流程。通過認證的PVS實體signoff確保設計符合複雜規則的要求,並且符合晶片功能的需求,又不會犧牲精準度。

具備ARM Cortex-A12處理器的四核心測試晶片設計定案

而在近日於美國矽谷舉辦的年度CDNLive大會中,Cadence與GLOBALFOUNDRIES也共同宣布已經將具備ARM Cortex-A12處理器的四核心測試晶片設計定案。以高達2.0GHz頻率的作業為目標,還要維持在主流行動功耗與面積的標準內,這款測試晶片於GLOBALFOUNDRIES的28nm-SLP (28奈米超低功率高介電常數金屬閘極)製程中設計實現,運用完整Cadence 工具流程,並採用ARM POP 技術,充分發揮28-SLP製程的完全效能。

Cortex-A12處理器提高了40%的效能,並指引了從ARM非常成功的Cortex-A9處理器開始的升級路徑,同時兼具前代產品的絕佳能源效率。在智慧手機與平板電腦等行動應用方面,成功的設計定案(tapeout)顯示Cortex-A12核心協作的重大里程碑。

使用完整的Cadence RTL-to-signoff數位設計實現流程,包括Encounter RTL Compiler、實體Encounter RTL Compiler、Encounter數位設計實現系統與Encounter Conformal Equivalence Checker。也使用了全套Cadence signoff工具,包括QRC Extraction、Tempus與實體驗證系統(Physical Verification System),從RTL取得開始到最終signoff與投入試產的前置時間縮短到15個星期以內。

GLOBALFOUNDRIES的28nm-SLP技術最適合於新一代智慧行動裝置,能夠實現具備更快處理速度、更小晶片尺寸、更低待機功耗與更長電池續航力的絕佳設計。這項技術以GLOBALFOUNDRIES的「閘極優先(Gate First)」到高介電常數金屬閘極(High-K Metal Gate,HKMG)方法為基礎,這種方法投入量產已經幾乎3年時間了。這項技術提供效能、電源效率與成本的絕佳組合,最適合於行動市場。

POP技術包含專為特定ARM核心與處理技術而調整的ARM Artisan Physical IP邏輯庫與記憶體處理程序、標明ARM所實現核心設計的確切條件與結果的周延測試報告,還有使用手冊、平面規劃與腳本等POP設計實現知識。POP IP產品現在供貨範圍涵蓋40nm到28nm,預計將延伸到14nm製程技術,適用於各式各樣Cortex-A處理器系列CPU與Mali GPU產品。





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