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專家觀點:FD SOI是20奈米節點最佳方案

上網時間: 2014年04月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:FD SOI  半導體製程  塊狀CMOS  28奈米  20奈米 

全空乏絕緣上覆矽(Fully depleted silicon-on-insulator,FD SOI)是 28奈米與 20奈米半導體製程節點的最佳解決方案,主要原因是該技術與塊狀CMOS製程技術相比,其成本與洩漏電流較低,性能表現則更高。

同樣是100mm見方大小的晶片,採用 28奈米 FD SOI 製程的成本比塊狀CMOS 製程低3%,在 20奈米節點則可以進一步低30%;這是因為帶來更高參數良率的同時,晶圓成本也更低。此外相關資料也顯示,FD SOI製程裸晶的複雜度與塊狀CMOS製程比較,低了10%~12%。

更小的裸晶面積與更高的參數良率之結合,FD SOI製程在20奈米節點的產品成本優勢會比塊狀CMOS製程多20%;在28奈米節點,FD SOI的性能則比20奈米塊狀CMOS高出15% (參考下圖)。

FD SOI 製程與塊狀CMOS製程的性能比較
FD SOI 製程與塊狀CMOS製程的性能比較

FD SOI製程在高/低Vdd方面能提供比塊狀CMOS製程的能源效益(efficiency levels)表現;FD SOI在位元單元(bit cells)上的功率效益(power efficiency)也高出塊狀 CMOS,是因為較低的洩漏電流以及對α粒子更好的免疫力。

各種製程技術在28/20奈米節點的裸晶成本比較
各種製程技術在28/20奈米節點的裸晶成本比較

儘管有種種因素,英特爾(Intel)仍決定在22奈米節點採用 FinFET 而非塊狀CMOS製程;該公司選擇22奈米而非20奈米節點的原因,是為了要免除對雙重圖形(double patterning)微影技術的需求。

各種製程技術在28/20奈米節點的晶圓片成本比較
各種製程技術在28/20奈米節點的晶圓片成本比較

晶圓代工業者一開始計畫轉向採用16/14奈米FinFET製程,而非20奈米塊狀CMOS製程,但現實情況是FinFET目前的元件結構到2017年第四季以前都無法提供具成本競爭力的產品。

因此晶圓代工業者調整了相關計畫;以台積電(TSMC)為例,該公司的20奈米塊狀CMOS製程業務估計貢獻該公司 2014年總營收(23億美元)的10%,在2014年第四季(估計營收11億美元)其營收貢獻度更可達到20%。

不過筆者認為,20奈米塊狀CMOS製程在每閘成本方面無法低於28奈米節點,這對大量生產的手機晶片來說至關重要;因此產業界在20奈米與16/14奈米FinFET製程的量產速率相當不確定。有一個可能性是,28奈米晶圓產量到2020年仍將維持高水準。

28奈米晶圓產量估計
28奈米晶圓產量估計

將FD SOI製程微縮至14奈米(也就是ST所說的10奈米),其成本優勢會比FinFET高出許多;這意味著FD SOI同時具備短期性與長期性的優勢,無論是在成本、功耗與性能表現上。

產業界不採用 FD SOI 製程的一個原因是缺乏來自供應鏈的支持,以及對於技術未標準化的疑慮;不過包括Soitec、SunEdison與 Shin-Etsu Handotai等廠商都已經開始供應FD SOI 晶圓片,如果產業界採用該技術,那些廠商能擴展產能應對供應鏈的挑戰。

其他問題包括開發新IP與IP庫的需求、需要具備基底偏壓(body biasing)設計能力的人才,以及確保設計流程的建立等等;在這些方面,各家領導級EDA供應商已經表示有解決方案,學習基底偏壓設計技術並非難事。

當半導體產業的時間表是以製程技術每兩年升級一次的週期前進,走不同的路線是有高風險的;但隨著新一代技術的發展時程延長──以及估計28奈米與衍生技術將到2020年都維持高晶圓產量──不做出最好的選擇恐怕得面臨更高的風險。

如果你對突破20奈米製程節點困境有其他的看法,歡迎討論!

編譯:Judith Cheng

(參考原文:20nm Dilemma Explained,by Handel Jones)





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