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新思DesignWare USB femtoPHY IP減少50%晶片面積

上網時間: 2014年07月04日     打印版  Bookmark and Share  字型大小:  

關鍵字:DesignWare USB femtoPHY  USB PHY  FinFET  IP  USB 

新思科技(Synopsys)近日宣佈,全新 DesignWare USB femtoPHY IP 成功將 USB PHY 實作面積縮小達50%,並能減少 USB PHY 的矽足跡以及針對28和14/16奈米 FinFET 製程的晶片設計成本。

在28與14奈米 FinFET 矽晶中, DesignWare USB femtoPHY 展現了強大效能,讓設計人員在先進製程技術中也能實際應用IP,並降低系統單晶片(SoC)的設計風險。而因應晶片設計面積極小化的需求,最佳化的 DesignWare USB 3.0 和 USB 2.0 femtoPHY ,能滿足智慧型手機、平板等行動裝置以及數位電視、儲存和網路等大量消費性應用產品的嚴格要求。

DesignWare USB 3.0 以及 USB 2.0 femtoPHY IP (包括 DWC SS USB femtoPHY Samsung 14nm FinFET 以及 DWC HS USB femtoPHY Samsung 14nm FinFET)已通過多項由 USB 開發者論壇(USB-IF)所進行的相容性測試,包括5V耐受度和3.3V訊令傳輸;其所具備的卓越效能,對於採用 USB-IF 規格的系統配置來說是一大福音。

此外, DesignWare USB femtoPHY 也支援完整的USB實作,提供可應用於廣泛SoC設計的系統架構。 DesignWare USB 3.0 以及 USB 2.0 femtoPHY IP 皆支援、高速、全速和低速運作,以及主機端(Host)、裝置端和 OTG (On-the-Go)配置。同時, DesignWare USB 3.0 femtoPHY 還支援 SuperSpeed USB (USB 3.0)。

新思科技所開發的 USB 3.0 和 USB 2.0 femtoPHY IP ,能讓設計人員在不犧牲 USB 認證所要求的功能情況下,為其設計的應用選擇最理想的實作方式,例如要求高效能的設計,能藉由 SuperSpeed USB (USB 3.0)的規格,有效利用 USB 3.0 femtoPHY 的 5.0Gbp數據傳輸率;而對效能要求較少的應用,則可藉由 Hi-Speed USB (USB 2.0)規格,執行 USB 2.0 femtoPHY的480MHz數據傳輸率。

兩種 DesignWare USB femtoPHY 都能減少SoC周邊所需的針腳數,以進一步降低SoC的面積和成本。透過節能功能,當 PHY 未運作時,可將其設為待機狀態,一方面降低電池消耗,同時保有 PHY 的全部使用狀態,有助於快速、正確的恢復開機模式。此外, DesignWare USB femtoPHY 還支援普及的 USB Battery Charging 1.2版以及 USB OTG 2.0 版協定。

DesignWare USB 2.0 和USB 3.0 femtoPHY IP已應用在業界主要的14/16奈米 FinFET 和28奈米製程節點。





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