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處理器/DSP  

IBM開發具辨識能力的類人腦晶片

上網時間: 2014年08月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:類人腦晶片  SyNAPSE  突觸  人工神經  處理器 

至今全世界最像人腦的電腦晶片一直由IBM所主導開發,該公司在Cornell Tech與iniLabs, Ltd等公司的攜手合作下,為美國國防部先進研究計劃署(DARPA)的神經形態自適應塑料可微縮電子(SyNAPSE)系統計劃打造先進的「類人腦晶片」。

「當我們在六年前啟動 SyNAPSE 計劃時,很多人認為不可能實現,」IBM院士兼IBM Research腦啟發運算研究中心首席科學家Dharmendra Modha表示,「但是現在我們已經證明它是可能的,而且我們正致力於使其於未來實現商業化。」

IBM的SyNAPSE 晶片擁有1百萬個人工神經元(類腦細胞)和2.56億個突觸(儲存單元),以及4,096個稱為「神經突觸」(neurosynaptic)的處理核心執行作業,並整合記憶體、運算、通訊,以及以一種非同步事件驅動、平行與容錯的方式作業。

IBM的neurosynaptic處理器
IBM的neurosynaptic處理器在單一晶片上整合了1百萬個神經元以及2.56億個突觸。
(來源:IBM)

「這款處理器整合了54億個電晶體,可說是IBM有史以來最大的晶片,而且,據我們所知是至今全世界最大型的晶片,但功耗僅70mW,」Modha說。

為了衡量這一龐大的晶片的性能,IBM發明了一種新的度量標準——每秒突觸運算(synaptic operations per second;SOPS),以取代每秒浮點運算(FLOPS)性能。

「該晶片可提供每瓦460億的SOPS,這款相當於一張郵票大小的超級電腦重量卻輕如羽毛,所需的電源也僅約一款助聽器的用量,」Modha說,「它可作為監控感測器、行動裝置、執行雲端服務以及超級運算的理想應用。」

該架構每平方公分消耗20mW功耗,比當今微處理器所需的功率更低5,000倍以上。該晶片架構基於先前在每個neurosynaptic核心中內含256個神經元的上一代晶片。而在這款第二代晶片中,IBM不僅為其縮減了15倍的晶片面積、功耗降低100倍,同時還為每個晶片增加至4096個核心。

該核心由晶片上網狀網路以及相鄰晶片間直接連結的方式進行連結。各晶片之間無縫地彼此連接,以期形成未來neurosynaptic超級電腦的基礎。此外,為了證明其可擴展性,IBM並展示了一款16晶片的系統,可將晶片架構擴展至1,600萬個可編程的神經元以及40億個可編程的突觸,其終極目標在於達到人腦神經系統所需的100兆或更多個突觸。

「我們認為,這款晶片為這款具有全新架構、無與倫比的規模、速度、功效和可擴展性的neurosynaptic電腦,建立了一個全新的里程碑,」Modha說。

IBM的類人腦晶片可實現密集運算、儲存與通訊。
該晶片(左)佈局是由64x64個神經突觸核心陣列組成,每個核心(右)內含256顆神經元以及65,536個突觸,以實現密集運算、儲存與通訊。
(來源:IBM)

IBM表示,經由整合處理、儲存與通訊,目前已能消除令人生畏的von Neumann瓶頸––迫使傳統微處理器求助於多層次功耗快取。而且,由於所有的核心以平行方式執行,不必再以GHz級的功耗作業。事實上,1kHz晶片時脈可用於離散神經元動態。而藉由在整個晶片上平均分散核心,使該架構具備容錯能力;任何核心錯誤都不至於影響運算結果。

IBM構建出一款16晶片以單一網路測試的電路板。
為了展示晶片至晶片的無縫通訊能力,IBM構建出一款16晶片以單一網路測試的電路板。
(來源:IBM)

該晶片採用三星(Samsung)的28nm製程製造,以實現高密度的晶片記憶體與低洩漏電晶體性能。Modha表示該晶片第一次上電就能完美的運作。

Modha的公司目前正忙於開發一款新的模擬器、新的編程語言、新的編程環境、新的工具庫、新的演算法以及新的教學課程,旨在創造一個全球化的應用生態系統。透過將運算元件移動至更接近感測器以及整合不同類型的感測器,研究人員們希望能夠打造出具有更佳配備的neurosynaptic電腦,以便有效處理即時數據串流的多種意義。

「我們開始與大學以及業界合作夥伴共同討論各種相關應用,例如在相機上內建物件辨識功能,或利用多感測器融合來實現聽覺處理,」Modha說,「而在汽車和醫療設備中,可以採用收集的方式來處理資料,或者是能完全意識環境變化的智慧型手機等應用。」

該晶片適於醫療、機器人、感測以及個人導航等多元化的應用。
該晶片的低功耗與感測處理性能使其相當適於醫療、機器人、感測以及個人導航等多元化的應用。
(來源:IBM)

IBM並致力於研究晶片可適應現實世界變化的學習能力。該公司計劃利用在記憶體密度方面的CMOS進展、3D整合以及新的感測器技術,以實現更低功耗、更緊密的封裝以及更快的速度。

這項研究計劃經費約5,300萬美元,分為四個階段進行,並由DARPA提供贊助。該計劃還將探索可在未來五年內實現商用化的可能性。

編譯:Susan Hong

(參考原文:IBM Puts Brain On-a-Chip,by R. Colin Johnson)





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