介面技術 
何時應該選擇JESD204B介面？
在從事高速資料擷取設計時使用 FPGA 的人大概都聽過新JEDEC標準「JESD204B」的名號。近期許多工程師均聯絡德州儀器，希望進一步瞭解 JESD204B介面，包括與 FPGA 如何互動、 JESD204B 如何讓他們的設計更容易執行等。本文介紹 JESD204B標準演進，以及對系統設計工程師有何影響。
為何有JESD204B標準？
高速資料轉換器設計師原本使用傳統單端CMOS介面，約在十年前改用差分 LVDS 介面，因為後者資料傳輸速率較高(CMOS介面上限約200 Mbps)，亦可改善訊號線與供電的雜訊耦合。但LVDS介面的缺點為在採樣速度較慢的情況下較為耗電，因此CMOS介面並未被完全取代，至今仍有人使用。
由於類比數位轉換器的演進必須提高採樣速率及通道密度，業界需要比並聯LVDS更快速、節能的數位介面，故開發出序列介面JESD204，並於2006年4月獲JEDEC通過。JESD204介面為單一通路、高速序列連結一個或多個資料轉換器至一個數位邏輯裝置，運輸速率最高可達3.125 Gbps，但必須傳送共同架構時脈至轉換器與FPGA，以確保架構同步。
但因為JESD204僅支援一條通路與一條序列連結，業界很快發現用途不如預期，故在2008年4月增修標準為JESD204A，可支援多條通路與多條連結，不過速率上限仍為3.125 Gbps。JESD204B於2011年7月研發完成，可克服多項系統設計難題，除了大幅提升傳輸速率至12.5 Gbps，亦新增確定延遲功能，大幅簡化多通道同步。
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作者：Sureena Gupta / Worldwide Analog Marketing，德州儀器(TI)
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