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Cadence數位與客製/類比工具通過台積電認證

上網時間: 2014年10月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:16FF+  FinFET Plus  製程  SPICE  16nm 

益華電腦(Cadence Design Systems, Inc.)宣佈,該公司的數位和客製/類比分析工具通過台積公司(TSMC) 16FF+ (FinFET Plus)製程的 V0.9 設計參考手冊(DRM)與 SPICE 認證。相較於原16nm FinFET製程,系統和半導體廠商能運用 16FF+ 新製程在相同功耗下提升15%的速度,或在同等速度下省電30%。

此外,目前正進行的 16nm FF+ V1.0 版本認證,預計將於2014年11月完成。Cadence並與台積電合作提升其 16FF+ 製程的客製設計參考流程(CDRF),以及合作 10nm FinFET 製程,Cadence的技術已為支援客戶早期投入10nm的設計做好準備。

Cadence的客製╱類比和數位設計實現和簽核工具已獲台積公司用於高效能參考設計,以便提供客戶最迅速的設計收斂。通過16FF+認證的Cadence工具套件括: Encounter 數位設計實現系統、 Tempus 時序Signoff解決方案、Voltus IC電源完整性解決方案、 Quantus 寄生參數擷取解決方案、 Virtuoso 客製設計平台、 Spectre 模擬平台、實體驗證系統、 Litho 實體分析和化學機械研磨預測器(CMP Predictor)等。

CDRF 的最佳化內容包括一個整合進 Virtuoso 類比設計環境 GXL 中的台積電應用程式介面(API)、能加速統計模擬流程,一種運用模組產生器(ModGen)技術的新設計方法設計 FinFET 陣列以避免密度梯度效應(density gradient effects),同時更導入電子意識設計(EAD)平台萃取和分析在設計執行流程中的即時寄生效應和電子遷移(EM)違反現象。流程中使用到的Cadence工具,包括Virtuoso客製設計平台、整合式實體驗證系統、實體驗證系統、 Quantus 寄生參數解決方案、Spectre模擬平台、 Voltus-Fi 客製電源整合解決方案和 Litho 電子分析器等。

TSMC設計基礎架構行銷事業部資深協理Suk Lee表示:「我們和Cadence密切合作認證工具,讓客戶受益於台積電 16nm FF+ 製程的高性能和低功耗。我們的設計工具和生產製程都經過了測試,以確保他們能緊密的協同工作,讓客戶能夠實現減少迴圈和提升可預測性。除此之外,我們還在積極地和Cadence合作 10nm FinFET 製程,共同的流程已經為客戶的早期設計做好了準備。」

Cadence資深副總裁兼策略長徐季平表示:「創新是我們秉持的核心精神,這也是我們持續投資與台積電的夥伴關係和開發16 nm 與10nm FinFET 技術開發的主因,台積公司與Cadence緊密合作力求突破,以便協助共同客戶走在矽技術的最前端。而全球最新行動裝置製造晶片的客戶,都開始利用 16nm FF+ 設計流程的優點並開始採用 10nm FinFET 方案,克服設計複雜度並加速上市速度。」





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