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ARM與Cadence擴展IoT與穿戴式裝置應用合作

上網時間: 2014年10月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:超低耗電技術平台  IoT  穿戴式裝置  16FF+  Encounter 

安謀(ARM)與益華電腦(Cadence)宣佈針對台積電(TSMC)超低耗電技術平台擴大物聯網(IoT)與穿戴式裝置應用的合作。透過ARM的IP與Cadence混合訊號設計與驗證的整合式流程,還有兩家公司先進的低功耗設計和驗證流程最佳化,這項合作實現了 IoT 和穿戴式裝置的快速開發。

這項夥伴關係將提供參考設計與實體設計知識,以整合ARM Cortex 處理器、ARM CoreLink 系統IP和ARM Artisan 實體IP搭配 Virtuoso-VDI 混合訊號開放存取整合式流程中的RF/類比/混合訊號IP與嵌入式快閃,適用於台積公司55ULP、40ULP和28ULP的全新製程技術陣容。

這項新的合作關係設立在既有的多年期計劃的基礎之上,在台積電 40nm 與 28nm 製程技術上,透過Cadence的數位、混合訊號與驗證流程及互補IP,搭配ARM Cortex-A 處理器和ARM POP IP,使效能、功耗與面積(PPA)最佳化。同樣地,兩家公司已經針對台積 65/55nm 和更大面積晶片的混合訊號SoC中的Cortex-M處理器為核心,實現解決方案的最佳化。此 Cortex-M7 的參考方法就是這項合作的最新典範。

在TSMC開放創新平台(OIP)生態系論壇中,Cadence最近還獲頒軟體IP (Soft IP)以及共同開發16nm FinFET Plus (16FF+)解決方案兩項TSMC年度最佳夥伴獎。台積電依據客戶回饋意見、解決方案的廣度和堅強的技術支援能力等針對,來決定軟體IP獲獎者。Cadence IP陣容提供DDR、PCIe、USB、乙太網路和HDMI等廣泛應用的各種通訊協定。

共同開發 16FF+ 設計基礎架構獲獎則由於台積電與Cadence在FinFET的實現以及這項先進製程技術在新一代SoC設計開發方面早期且深入的合作。通過 16FF+ 認證的Cadence工具套件包括Encounter 數位設計建置系統、 Tempus Timing Signoff 解決方案、Voltus IC電源完整性解決方案、 Quantus QRC 萃取解決方案、 Virtuoso 客製化設計平台、 Spectre 模擬平台、實體驗證系統、 Litho Physical Analyzer 與 CMP Predictor 。

此外,Cadence並宣佈,創意電子(GLOBAL UNICHIP CORP.,GUC)採用其 Encounter 數位設計建置系統在台積電16奈米FinFET Plus (16FF+)製程上完成首件高速運算 ASIC 的量產設計定案。創意電子結合Cadence數位解決方案以及16FF+製程的效能優勢,讓這個 ASIC 的作業時序提升18%、功耗減少28%,在其應用的系統上達到兩倍的效能。

創意電子運用Encounter數位設計實現系統解決 16FF+ 的設計挑戰,包括雙重曝光和 FinFET 設計規則檢查(DRC)、時序和電流變異性,以及處理量要求。Encounter系統還能提供以下優點:

  ˙正確建構、完善的雙重曝光和涵蓋平面規劃、配置、以及繞線至電子和實體簽核的 FinFET流程

  ˙與Cadence的 Litho Physical Analyzer 和 CMP Predictor 完美整合,達成可製造性設計(DFM)

  ˙採用大量平行的多執行緒(Multi-threaded) GigaOpt 和 NanoRoute 技術,有效掌控DRC規則和設計尺寸

  ˙改善SoC效能和功耗的 GigaOpt 先進晶片內變異(AOCV)和佈線導向設計





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