以JESD204B同步多重ADC

許多通訊、儀表以及訊號擷取系統，都需要有同時對通過多重類比數位轉換器(ADC)類比輸入訊號取樣的能力。接著，被取樣的資料需要在通過這些輸入端時，以預期的同步方式來進行處理，並有各自不同的延遲。這對想要滿足低電壓差動訊號(LVDS)和平行輸出型ADC的系統設計人員來說，是一項艱鉅的挑戰。

JESD204B 提供一種針對高速串列資料的框架(framework)，可以沿一個或多重差動訊號對傳送，諸如ADC的輸出。在JESD204B規格中，其介面有一種固有的電路，可在穿過線路時達成粗略的對齊。資料被劃分到具有邊界的訊框中，並持續傳送到接收器。

JESD204B subclass 1介面提供資料對齊，並下到取樣位準，跨多重串列線路鏈結或多重ADC，使用系統參考事件訊號(system reference event signal，SYSREF)，以同步化傳送器和接收器之間的內部訊框時脈。這將為使用JESD204B鏈接的元件創建一個確定的延遲。

然而，系統設計人員針對同步取樣上仍必須克服許多挑戰，以實現全時序收斂，如印刷電路板(PCB)佈局的考量，匹配時脈和SYSREF的產出以滿足時序要求，SYSREF週期性，以及數位FIFO (先進先出)延遲。

主要考量

設計人員必須決定元件時脈和SYSREF訊號要怎麼創建出來，並在整個系統中分布。理想情況下，該元件的時脈和SYSREF應該是相同的擺幅位準與偏移，以防止該元件輸入接腳上固有的失真(skew)。無論是啟動時的單一事件，或是任何時間需要同步時所發生的重發訊號，SYSREF事件的更新率都需要被確定。

考慮到最大時脈和SYSREF訊號失真， PCB佈局必須小心以因應跨電路板、連接器、背板，以及各種元件的設置(setup)和保持(hold)時序。數位FIFO設計和訊號穿梭於多重時脈域，在JESD204B傳送器和接收器內部產生了固有數位緩衝失真，必須在後端資料處理時計算在內並加以移除。

系統時脈的產生可來自幾個訊號源，例如晶體振盪器、壓控振盪器(VCO)，以及時脈產生或時脈分配晶片。而該特定系統的性能將決定時脈的需求，使用多重同步ADC必須能夠產生SYSREF訊號做為到輸入時脈的同步源。

這使得選擇時脈源的重要考量因素，便是能夠用已知的時脈緣來即時閂鎖系統參考事件的特定點處。如果SYSREF訊號和時脈無法相位鎖定，這點就無法實現。

FPGA可以用來提供一個SYSREF事件給系統。但除非也使用並同步到傳送給ADC的主要取樣時脈上，不然要從FPGA至時脈的相位與SYSREF訊號對齊，也是很困難的。

另一種方法是從時脈產生或時脈分配晶片上提供SYSREF訊號，那就可以相位對齊這個訊號給傳送到整個系統的多重時脈。使用這種方法時，SYSREF事件可以是在啟動時的一次性事件，或根據系統要求的重複訊號。

只要確定性延遲在跨ADC和FPGA的系統內保持恆定，附加的SYSREF脈波除非要幫助框住特定的系統資料，否則可以不需要。因此，一個用來做時脈對齊的週期性SYSREF脈波可以忽略或濾除直到失去同步。此外，可以輪流維持SYSREF取樣的標記，無需重置JESD204B鏈接。

初始化一個已知確定性起點的ADC通道，系統工程師必須能夠關閉分佈在整個系統中的SYSREF事件訊號的時序。相對於時脈的預期設置和保持時間則必須符合而無違反。相對較長的SYSREF脈波跨越多重時脈週期，可以用來滿足保持時間的要求，只要在設置時間到第一個要求的時脈也可以得到滿足就行了。

管理失真(skew)

小心注意PCB佈線很重要，只要在系統上努力保持時脈和SYSREF匹配的走線長度，失真就能最小。這可能是跨通道，實現同步取樣處理時最困難的部分。當ADC的編碼時脈速率增加，以及多板卡系統變得越來越複雜，只能努力面對日漸艱鉅的挑戰。

元件穿過電路板和連接器時造成的SYSREF到時脈機板失真，系統工程師必須確切了解每個元件。任何在FPGA或ASIC內，其餘元件之間的數位和時脈失真延遲，必須可以有效地歸零。後端處理可以改變跨多重ADC的取樣順序，採行任何所需的重新調整，以便為進一步同步化處理準備資料。

元件間取樣失真可以藉由延遲最快的資料取樣和傳送器的延遲，以便與在後端FPGA或ASIC中最慢的資料取樣進行對齊。對於複雜的系統，這可能涉及多重FPGA或ASIC，其中每個FPGA或ASIC需要與其全部元件之間取樣延遲通信，來做最終對齊。透過在JESD204B接收器中導入適當且彈性的緩衝延遲，以適應每個特定的傳送器延遲，跨系統的元件之間取樣失真可以藉由已知的確定性來對齊。

多重ADC可以使用訊號源同步的SYSREF和時脈產生器，加上扇出緩衝器來達到同步，以滿足數位輸入時序的要求。FPGA以數位緩衝器對齊取樣，可以調整SERDES的失真

由ADI推出的AD9250是一顆具有每秒250 百萬取樣率、14位元雙通道的類比數位轉換器，該元件支援以Subclass 1實作的JESD204B介面。該子集允許在使用SYSREF事件訊號的ADC之間類比取樣同步。

AD9525是一顆低抖動時脈產生器，不僅提供了最高可達3.1 GHz的七組時脈輸出，也可以根據使用者配置，對SYSREF輸出訊號進行同步。這兩款產品，加上ADI精選的扇出緩衝器產品，為將同步化並對齊多重ADC的資料準確傳送到FPGA或ASIC以便處理，提供了框架。