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安森美展示高能效3D感測器堆疊技術

上網時間: 2015年01月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:CMOS  影像感測器  3D堆疊  TSV  OIS 

安森美半導體(ON Semiconductor)展示首款功能全面的堆疊式 CMOS 影像感測器。相較傳統的單片非堆疊式設計,這感測器的晶片覆蓋區更少、畫素表現更高且功耗更佳。此技術已成功實現及性能被鑑定於1.1微米(um)畫素的測試晶片,並將於今年稍後以產品形式推出。

傳統採用單片基板製程的感測器設計需要單獨的晶片區以支援畫素陣列和輔助電路。有了 3D 堆疊技術,畫素陣列和輔助電路可放在不同基板上分開製作,然後通過矽穿孔技術(TSV)堆疊連接。這樣,畫素陣列就能覆蓋基本電路,實現更有效率的晶片分佈。這種方法讓設計工程師能夠最佳化感測器的各個部份,如成像性能、成本、功率和晶片尺寸。

畫素陣列的最佳化能提高感測器的畫素性能,降低雜訊位準並增強畫素反應,下層電路也可以使用更嚴格的設計規則來降低功耗。縮小的覆蓋區更能支援目前先進的相機模組,這些模組於同一個覆蓋區整合了光學影像穩定(OIS)和附加數據儲存功能。

安森美半導體影像感測器部技術副總裁Sandor Bama表示:「3D 堆疊技術是令人興奮的突破,它提高了我們最佳化未來安森美半導體感測器的能力。此技術帶來製造和設計靈活性,確保我們能在整個感測器系列維持性能領先的地位。」





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