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Mellanox選用Mentor Graphics Tessent階層化ATPG方案

上網時間: 2015年05月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:ATPG  IC  分治法  測試向量  記憶體 

明導國際(Mentor Graphics)宣佈Mellanox Technologies已將全新Mentor Tessent 階層化ATPG解決方案標準化,以管理複雜度及削減其先進的積體電路(IC)設計生成測試向量所需的成本。高品質的IC測試需要大量的製造測試向量,Mellanox運用Tessent階層化ATPG,減少生成這些測試向量所需的處理時間和系統記憶體。

Tessent階層化ATPG流程採用分治法,即將整個ATPG任務分解為更小的模組,更加便於管理。每一個設計內核首先會單獨生成壓縮測試向量,然後再自動重定向到晶片級併合並,從而盡可能縮短測試時間。此時,將會生成用於頂層互連邏輯的壓縮測試向量。此技術可使需要大量運算的DFT步驟免于成為流片過程中的瓶頸,並且加強測試流程的可預測性。

相比在所有模組和頂層互連邏輯在晶片級運行ATPG,階層化ATPG方案可減少執行時間和記憶體佔用。一般而言,執行時間可縮減5~10倍,而記憶體佔用節省比例甚至更高。由於所有內核使用掃描通道方式的效率得到提升,階層化ATPG通常可使測試向量數量減少2倍,測試時間也相應得以減少。





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