EUV微影技術準備好了嗎？

邏輯元件亟需堆疊新方式

事實上，要準確地預測接下來的三個新製程世代(到5nm節點)，幾乎是不可能的。但有兩件事情是相當明確的：未來需要一些新的邏輯電晶體堆疊類型，此外，研究人員們仍能執著地抱持樂觀態度。

未來如果無法大幅改造工具，EUV將無法有效使用。對此，ASML表示該公司已經與Carl Zeiss展開合作了。IMEC則展示其於5nm原型研究的初期成果。二者都必須結合使用四重圖案浸潤以及EUV微影技術。

IMEC掌握了多種堆疊邏輯電晶體的方法，一部份來自於3D NAND的啟發

Steegen認為，水平的奈米線未來將會被新的垂直電晶體結構所取代。她說，邏輯元件需要的是類似三星率先突破的3D NAND堆疊進展。

為了打造超高密度的晶片設計，Steegen展示各種堆疊奈米線途徑的發展藍圖。她並展示可用於連接堆疊晶片的矽穿孔(TSV)技術進展。此外，她並建議，AMD、美光(Micron)、海力士(SK Hynix)和賽靈思(Xilinx)目前所用的2.5D晶片可望進一步超越現有的矽中介層，從而用於矽光子學。

如今的問題是“如何巧妙地利用3D重新設定像NAND的發展藍圖，”Steegen說。當業界進展到“5nm或甚至3nm時，我們將會發現不同的堆疊架構，讓我們能夠從那時起重新安排，並且以新的方式開始計算節點。”

“只要市場存在需求，我們就能不斷地重新塑造摩爾定律，而其產生的架構並不會像20年前的傳統電晶體一樣，而是一條持續微縮的道路。”

IMEC認為，矽光子可望在未來的3D晶片堆疊取代矽中介層

編譯：Susan Hong

(參考原文：8 Views of the Chip Horizon，by Rick Merritt)

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