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10nm SRAM、10核心晶片亮相ISSCC

上網時間: 2015年12月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:SRAM  10nm  3D晶片  FinFET  指紋辨識 

一年一度的「國際固態電路會議」(ISSCC)將在明年2月舉行,幾乎所有重要的晶片研發成果都將首度在此公開發佈,讓業界得以一窺即將面世的最新技術及其發展趨勢。三星(Samsung)將在ISSCC 2016發表最新的10nm製程技術、聯發科(MediaTek)將展示採用三叢集(Tri-Cluster)架構搭載十核心的創新行動SoC。此外,指紋辨識、視覺處理器與3D晶片堆疊以及更高密度記憶體等技術也將在此展示最新開發成果。

三星將提供更多DRAM與快閃記憶體晶片細節,其中最重要的是一款採用10nm FinFET技術製程的128Mbit嵌入式SRAM。根據ISSCC主辦單位表示,該元件具有「迄今最小的SRAM位元單元,」高密度(HD)型晶片尺寸約0.040μm,而高電流(HD)晶片版本的尺寸約0.049μm。該設計支援「整合型輔助電路,可分別改善HD與HC位元單元的最小操作電壓(Vmin)至130mV與80mV。

The Linley Group微處理器分析師David Kanter表示,「相較於三星0.064μm2的14nm SRAM,10nm晶片版縮小了0.63倍,當然不盡理想;但相較於0.049μm2的英特爾(Intel)14nm SRAM,三星的記憶體單元則縮小了0.82倍,這是三星未在20nm與14nm之間微縮金屬規律的結果。」但Kanter預計英特爾的10nm SRAM尺寸應該會更小。

台積電(TSMC)在今年初就宣佈了10nm製程。據報導台積電正為蘋果(Apple)下一代iPhone所用的處理器SoC加碼製程投入。三星與台積電目前都是Apple iPhone SoC的主要供應來源。

全球最大的晶片製造商——英特爾已經延遲推出10nm晶片的計劃了,原因在於不斷攀升的成本與複雜度導致實現這一目標所需的下一代微影技術持續延遲。儘管可能由於10nm晶片的某些關鍵層必須使用三重圖案而壓縮了利潤,但三星與台積電並沒有什麼選擇,如果他們想贏得Apple的訂單的話——這可能是業界最大的一筆交易。

除了三星的SRAM,台積電還將在ISSCC中透露16nm FinFET製程的更多細節。英特爾則可能揭示在開發下一代晶片過程中日益增加的複雜度與成本等挑戰。英特爾製造部門總經理William M. Holt表示:「由於我們不斷面對微縮帶來的挑戰,人們越來越擔心與質疑摩爾定律(Moore’s Law)在邁向未來時的生命力。」

為了推動摩爾定律持續進展,創新的3D異質整合機制以及新的記憶體技術將有足夠的潛力最佳化記憶體層,從而克服處理器性能、功率與頻寬等挑戰。」

3D堆疊超越摩爾定律挑戰

隨著晶片製造的成本與複雜度不斷攀升,業界廠商正積極探索3D堆疊技術,期望以其作為提高性能或降低功率的替代方法。

三星將揭露多達8個DRAM晶片的堆疊,可達到307Gbits/s的頻寬,較ISSCC 2014發表的128Gbits/s堆疊倍增了頻寬。三星並為該20nm晶片加入鎖相環,從而簡化晶片測試。為了降低熱,該公司還採用「一種可衡晶片溫度分佈的自適應刷新方案。」

海力士(SK Hynix)將展示256Gbit/s頻寬的DRAM堆疊,「可在堆疊的邏輯層……為記憶體核心處理指令解碼與偏置產生」,而不像以往設計是在記憶體層進行。此外,它還在負載過重的3D互連上採用較小擺幅訊號傳輸,以便降低功耗驅動互連。這種高密度的記憶體晶片將有助於實現高性能運算、加速器以及小型繪圖卡。

三星另一款256Gbit的快閃記憶體晶片支援每單元3位元儲存,使用了48單元層的晶片堆疊。三星率先在快閃記憶體設計導入單晶片堆疊,展現無需更先進製程技術即可實現更密集晶片的發展路線。

美光科技(Micron)的目標在於超越三星的技術,最新的768Gbit的快閃記憶體晶片可在179.2mm2的面積上支援64KB頁緩衝,並藉由在陣列下方放置週邊電路實現最高密度NAND快閃記憶體。這種密集晶片將有助於推動固態硬碟(SSD)市場——據統計,這一市場預計將在2016年達到200億美元的市場規模。

法國研究機構CEA-LETI則將揭露晶片堆疊技術,專為3D電路而打造的4×4×2異步網路晶片(NoC)採用了65nm製程。該晶片瞄準先進的蜂巢式網路設備,並以約0.32pJ/b的3D I/O供電電流實現最低的能耗,以及最高達326Mbits/s的高資料率。

指紋辨識、機器視覺技術大躍進

ISSCC2016還將亮相從指紋辨識到機器視覺與DNA測序等多項最新技術應用。

應美盛(Invensense)與加州大學(University of California)攜手的團隊開發出利用110×56 PMUT陣列鍵合CMOS晶片的超音波指紋感測器,能以2.64ms提供431×582 dpi的影像,而功耗僅280uJ。「這款超音波指紋感測器能夠成像表面的表皮以及近表面的真皮指紋,使其不受汗漬、防電子欺騙,因而能夠為行動裝置帶來高度可靠性且低成本的個人ID感測。」

韓國與美國的研究人員將發表先進的機器視覺技術進展。韓國科學技術院(KAIST)將介紹「透過整合65nm多核心深度學習處理器而實現的最高準確度智慧眼鏡影音介面,」ISSCC表示,這款處理器可提供較上一代處理器(針對頭戴式顯示器應用)更高56.5%的功效,以及較現有最佳圖形辨識處理器更高~2%的辨識率。

美國麻省理工學院(MIT)的研究人員將發表「高效率的深度學習處理器,能夠靈活地映射先進的深層神經網路。」這款65nm晶片是一款「深度卷積神經網路(CNN)加速器,搭載了168個處理單元的空間陣列與可配置晶片上網路,可支援像AlexNet等先進CNN。相較於行動繪圖處理器(GPU),它的功耗更低10倍,而且僅需更少4.7倍的每畫素DRAM存取。

MIT的研究人員還將介紹一款3D視覺處理器,利用來自飛行時間(ToF)相機的資料為視障者打造導航裝置,能以30fps的速率偵測安全區域與障礙物,而利用僅0.6V供電消耗8mW功率。這一類先進的視覺晶片將瞄準智慧眼鏡與顯示器應用,根據市調資料顯示,這一市場預計將在2020年成長至1,200億美元的市場規模。此外,還可應用於無人駕駛車與無人機。

英特爾與加州大學研究人員將共同發表一款經概念驗證的DNA測序晶片。這款32nm的晶片在CMOS讀取電路上整合了8,192畫素的奈米裂隙(nanogap)轉換器陣列,從而為DNA測序創造一種電化學生物感測技術,同時還能具有高訊號雜訊比(SNR)。「現有的DNA測序解決方案通常不是使用難以微縮的光學感應技術,就是SNR低的分子感測方式,如今這種新途徑可望為整合於電子產品應用的更小尺寸、更低成本DNA測序舖路。」

聯發科展示的首款三叢集、十核心CPU,搭載三個ARMv8a CPU叢集,以20nm高κ金屬閘製程為1.4GHz、2.0GHz與2.5GHz作業實現最佳化。相較於雙叢集架構CPU,額外增加第三個叢集提高了40%的整體性能與功效。

「單純地添加更多核心並不一定就能提高處理性能。」Kanter指出,「採用big.LITTLE的配置,就容易瞭解電管源理在什麼時候時使用小核心以及何時用大核心。但問題是我不確定大小核心之間的間隔對於中間選項是否足以確認中間選項,以及電源管理如何利用這些核心。」

編譯:Susan Hong

(參考原文:Samsung shows advanced SRAM, DRAM, flash,by Rick Merritt)





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