Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

Cadence時序簽核方案已推出兩年

上網時間: 2016年02月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:時序簽核  設計定案  FinFET  PPA  SoC 

益華電腦(Cadence Design Systems)宣布,Tempus時序簽核(signoff)解決方案自2013年秋季發表至今,已成功助力完成200件以上的設計定案(tape-out),約有100位客戶已迅速將其應用在混合訊號晶片、高速處理器核心以及100M+-instance以上大型SoC等各種涵蓋成熟製程節點及FinFET節點的生產設計上。Tempus可提升5至10倍的簽核時序收斂速度並顯著提升功率、效能與面積(PPA),讓客戶從中大幅獲益。

Cadence Tempus時序簽核解決方案具備大量平行化運算與實體意識時序最佳化能力,方便設計人員大幅減少工程變更指令(ECO)設計往返,縮短簽核收斂時間。客戶亦可運用多執行緒及可分配路徑分析(PBA)能力,在數分鐘內分析設計中上千條重要路徑,且不會如使用傳統靜態時序分析方法般,列出數百筆的違規錯誤。

Tempus專用的實體意識精確時序最佳化,除了使用設計實作工具所獲得的增益外,還可確保PPA大幅提升。最後,其多重晶圓代工廠認證與資格,可幫助客戶實現SPICE 1.5%內的全晶片簽核精確度。

Tempus時序簽核解決方案為一款通過矽晶驗證之精確、色彩意識時序簽核與訊號完整性的分析工具,可支援波形傳播、米勒效應、超低功耗,以及與多重曝光技術相關變異等的先進節點設計需求。





投票數:   加入我的最愛
我來評論 - Cadence時序簽核方案已推出兩年
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首