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歐盟為5G打造III-V族CMOS技術

上網時間: 2016年03月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:5G  III-V族  電晶體  CMOS  雷達 

歐盟(E.U.)最近啟動一項為期三年的「為下一代高性能CMOS SoC技術整合III-V族奈米半導體」(INSIGHT)研發計劃,這項研發經費高達470萬美元的計劃重點是在標準的互補金屬氧化物半導體(CMOS)上整合III-V族電晶體通道。其最終目的則在於符合未來的5G規格要求,以及瞄準頻寬更廣、影像解析度更高的雷達系統。

除了IBM (瑞士),該計劃將由德國弗勞恩霍夫應用固態物理研究所Fraunhofer IAF、法國LETI、瑞典隆德大學(Lund University)、英國格拉斯哥大學(University of Glasgow)以及愛爾蘭丁鐸爾國家研究所(Tyndall National Institute)等組織聯手進行。


採用IBM模板輔助選擇性外延(TASE)技術製造的單晶結構圖——矽晶部份是綠色,III-V族半導體以紅色表示
(來源:IBM)

以IBM與隆德大學為主導的這項計劃可分為兩個階段,IBM專注於傳統平面電晶體原型與III-V族通道,而隆德大學則將深入研究垂直III-V族電晶體通道的可用性。

「首先,合作夥伴們將先共同確定水平或垂直電晶體原型是否最具有遠景,」IBM的科學家Lukas Czornomaz介紹,「接著,我們將聯手在三年計劃屆滿以前推出一款射頻(RF)測試電路,例如功率放大器(PA)。」

IBM有信心其平面方法將可發揮效用,因為該公司已經在一份去年發表的研究報告(該報告主題為IBM Scientists Present III-V Epitaxy and Integration to Go Below 14nm)中證實了這一途徑在14nm及其後的可行性。

IBM的製程途徑是透過其所謂的「模板輔助選擇性外延」(TASE)技術。研究人員在矽基板上得以相容前閘極(gate-first) CMOS的理想III-V族電晶體通道所在位置生長氧化物銅絲。接著再用III-V材料塗佈奈米線,使其僅在1奈米級或埃級的區域接觸基板。最後,研究人員從III-V塗佈奈米線內部移去氧化層,因而使III-V族奈米管電晶體通道準確地位於正確位置。


(a)採用IBM技術整合於矽晶上的III-V族半導體橫截面圖。由堆疊斷層組成的晶種區(b,c)存在較多缺陷,而遠離晶種區域可觀察到完美晶格結構——未與矽晶匹配的部份僅8%,呈現完全鬆弛的III-V結構(d,e)
(來源:IBM)

IBM預期,毫米波(mmWave)的RF性能功耗水準比目前更低得多,不僅可用於促進5G進展,同時還可用於認知電腦、下一代物聯網(IoT)以及基於雲端的支援平台。

INSIGHT計劃的既定目標在於使CMOS擴展到超越7nm節點以後,從而開啟一個以超高性能SoC服務為基礎的全新應用範圍。除了IBM與隆德大學,包括Fraunhofer、LETI、格拉斯哥大學與丁鐸爾國家研究所等其他合作夥伴也分別為這項計劃貢獻在III-V族CMOS方面的專業知識與技術。

編譯:Susan Hong

(參考原文:E.U. Tackles III-V on CMOS,by R. Colin Johnson)





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